JPH05124263A - 記録装置 - Google Patents
記録装置Info
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- JPH05124263A JPH05124263A JP3291116A JP29111691A JPH05124263A JP H05124263 A JPH05124263 A JP H05124263A JP 3291116 A JP3291116 A JP 3291116A JP 29111691 A JP29111691 A JP 29111691A JP H05124263 A JPH05124263 A JP H05124263A
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- G06—COMPUTING OR CALCULATING; COUNTING
- G06T—IMAGE DATA PROCESSING OR GENERATION, IN GENERAL
- G06T3/00—Geometric image transformations in the plane of the image
- G06T3/40—Scaling of whole images or parts thereof, e.g. expanding or contracting
- G06T3/4007—Scaling of whole images or parts thereof, e.g. expanding or contracting based on interpolation, e.g. bilinear interpolation
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- Controls And Circuits For Display Device (AREA)
Abstract
(57)【要約】
【目的】補間処理の構成を簡略化し、装置のコストを下
げる。 【構成】プリンタコントローラ１は、主走査、副走査と
も解像度３００ｄｐｉの画像データ（８）をクロツク
（２２）に同期して送出する。メモリ部２は、画像デー
タ（８）を受信して副走査７ライン分の画像データを記
憶し、ウインドウ部３に７ビツトの信号（９）を出力す
る。このウインドウ部３では、７ビツトの各画像データ
を主走査７ビツトに展開し、合計４９ビツトの窓（ウイ
ンドウ）を構成して、それを入出力切換部２３に送出す
る。そして、入出力切換部２３が選択信号に従つてデー
タを切り換えてスムージング部４に送ることで、論理ゲ
ート数が削減されたスムージング部４での補間処理が行
なわれる。
げる。 【構成】プリンタコントローラ１は、主走査、副走査と
も解像度３００ｄｐｉの画像データ（８）をクロツク
（２２）に同期して送出する。メモリ部２は、画像デー
タ（８）を受信して副走査７ライン分の画像データを記
憶し、ウインドウ部３に７ビツトの信号（９）を出力す
る。このウインドウ部３では、７ビツトの各画像データ
を主走査７ビツトに展開し、合計４９ビツトの窓（ウイ
ンドウ）を構成して、それを入出力切換部２３に送出す
る。そして、入出力切換部２３が選択信号に従つてデー
タを切り換えてスムージング部４に送ることで、論理ゲ
ート数が削減されたスムージング部４での補間処理が行
なわれる。
Description
【０００１】
【産業上の利用分野】本発明は入力画像データに平滑化
や補間処理を施して２値画像データを出力する記録装置
に関するものである。
や補間処理を施して２値画像データを出力する記録装置
に関するものである。
【０００２】
【従来の技術】近年、プリンタ等による印字出力におい
て、印字機構の進歩によつて高解像度化、及び高階調化
が進んでいる。従つて、これらの進歩に合わせて画像イ
メージを蓄えるメモリの容量を増大する必要がある。し
かし、メモリのコスト低減は、印字機構に対応する容量
の増大を埋められないのが現状である。そこで、小メモ
リによる画像イメージと高品位な出力が可能な印字機構
のギャツプを埋めるために、従来より、画像イメージの
補間等の処理を行なつて印字機構の性能を引き出す方法
が考案されている。そして、この種の補間処理では、一
つの画素の階調生成のために着目画素の周辺の画素情報
を参照し、それに基づいて着目画素の階調を決定してい
る。以下、その一般的な例について説明する。
て、印字機構の進歩によつて高解像度化、及び高階調化
が進んでいる。従つて、これらの進歩に合わせて画像イ
メージを蓄えるメモリの容量を増大する必要がある。し
かし、メモリのコスト低減は、印字機構に対応する容量
の増大を埋められないのが現状である。そこで、小メモ
リによる画像イメージと高品位な出力が可能な印字機構
のギャツプを埋めるために、従来より、画像イメージの
補間等の処理を行なつて印字機構の性能を引き出す方法
が考案されている。そして、この種の補間処理では、一
つの画素の階調生成のために着目画素の周辺の画素情報
を参照し、それに基づいて着目画素の階調を決定してい
る。以下、その一般的な例について説明する。
【０００３】図９は、従来の記録装置の構成を示すブロ
ツク図である。同図において、プリンタコントローラ１
は、主走査、副走査とも解像度３００ｄｐｉの画像デー
タ（８）をクロツク（２２）に同期して送出する。そし
て、メモリ部２は、画像データ（８）を受信して副走査
７ライン分の画像データを記憶し、ウインドウ部３に７
ビツトの信号（９）を出力する。このウインドウ部３で
は、７ビツトの各画像データを主走査７ビツトに展開
し、合計４９ビツトの窓（ウインドウ）を構成して、そ
れをスムージング部４に送出する。
ツク図である。同図において、プリンタコントローラ１
は、主走査、副走査とも解像度３００ｄｐｉの画像デー
タ（８）をクロツク（２２）に同期して送出する。そし
て、メモリ部２は、画像データ（８）を受信して副走査
７ライン分の画像データを記憶し、ウインドウ部３に７
ビツトの信号（９）を出力する。このウインドウ部３で
は、７ビツトの各画像データを主走査７ビツトに展開
し、合計４９ビツトの窓（ウインドウ）を構成して、そ
れをスムージング部４に送出する。
【０００４】スムージング部４は、ウインドウ部３から
の４９ビツトのデータ（１０）を受け、図１０に示す論
理式をもとにスムージングを行ない、結果として４ビツ
トのデータを出力する。セレクタ５は、これら４個の信
号ａ（１１），ｂ（１２），ｃ（１３），ｄ（１４）か
ら最適な信号を選択し、主走査、副走査とも６００ｄｐ
ｉの画像データ（１５）を出力し、プリンタエンジン部
６でそれを印字する。なお、図１１は、３００ｄｐｉの
元画像データと補間後の６００ｄｐｉ画像データとの関
係を示すものである。
の４９ビツトのデータ（１０）を受け、図１０に示す論
理式をもとにスムージングを行ない、結果として４ビツ
トのデータを出力する。セレクタ５は、これら４個の信
号ａ（１１），ｂ（１２），ｃ（１３），ｄ（１４）か
ら最適な信号を選択し、主走査、副走査とも６００ｄｐ
ｉの画像データ（１５）を出力し、プリンタエンジン部
６でそれを印字する。なお、図１１は、３００ｄｐｉの
元画像データと補間後の６００ｄｐｉ画像データとの関
係を示すものである。
【０００５】上述の処理の結果、図１２（ａ）に示す処
理前の画像データが、処理後は、図１２（ｂ）に示すよ
うに、その輪郭のギザギザが改善されることになる。な
お、図９において、デバイス制御回路７は、装置全体の
制御を司る回路であり、上述の各々のブロツクに対して
複数本の信号を送出する。
理前の画像データが、処理後は、図１２（ｂ）に示すよ
うに、その輪郭のギザギザが改善されることになる。な
お、図９において、デバイス制御回路７は、装置全体の
制御を司る回路であり、上述の各々のブロツクに対して
複数本の信号を送出する。
【０００６】
【発明が解決しようとしている課題】しかしながら、上
記従来の記録装置は、１個の画素を４個の画素に変換し
て元画素３００ｄｐｉの画像データを６００ｄｐｉのデ
ータに変換するため、補間処理を施す際、その４個のド
ツト（画素）に対して、各々個別の前後左右対称の論理
式が、上記スムージング部において必要となる。そのた
め、多くの論理回路が必要となり、記録装置全体のコス
トダウンを妨げる要因となつている。
記従来の記録装置は、１個の画素を４個の画素に変換し
て元画素３００ｄｐｉの画像データを６００ｄｐｉのデ
ータに変換するため、補間処理を施す際、その４個のド
ツト（画素）に対して、各々個別の前後左右対称の論理
式が、上記スムージング部において必要となる。そのた
め、多くの論理回路が必要となり、記録装置全体のコス
トダウンを妨げる要因となつている。
【０００７】
【課題を解決するための手段】本発明は、上述の課題を
解決することを目的としてなされたもので、上述の課題
を解決する一手段として、以下の構成を備える。すなわ
ち、入力されたデータに補間処理を施して２値データと
して出力する記録装置において、記録密度情報を含む入
力データのビツト情報を記憶する手段と、前記ビツト情
報の所定領域内の複数のビツト情報を抽出する手段と、
前記抽出されたビツト情報を、所定の信号に従つて選択
的に切り換えて出力する切換手段と、前記切換手段より
出力されたビツト情報の記録密度を、前記入力データの
ビツト情報に含まれる記録密度を越える記録密度に変換
する変換手段とを備える。好ましくは、前記切換手段
は、前記入力データのビツト情報に同期したクロツク及
び外部機器より送られてくる水平同期信号を計数した信
号に従つて切り換えを行なう。
解決することを目的としてなされたもので、上述の課題
を解決する一手段として、以下の構成を備える。すなわ
ち、入力されたデータに補間処理を施して２値データと
して出力する記録装置において、記録密度情報を含む入
力データのビツト情報を記憶する手段と、前記ビツト情
報の所定領域内の複数のビツト情報を抽出する手段と、
前記抽出されたビツト情報を、所定の信号に従つて選択
的に切り換えて出力する切換手段と、前記切換手段より
出力されたビツト情報の記録密度を、前記入力データの
ビツト情報に含まれる記録密度を越える記録密度に変換
する変換手段とを備える。好ましくは、前記切換手段
は、前記入力データのビツト情報に同期したクロツク及
び外部機器より送られてくる水平同期信号を計数した信
号に従つて切り換えを行なう。
【０００８】
【作用】以上の構成において、補間処理の構成を簡略化
し、装置のコストを下げるよう機能する。
し、装置のコストを下げるよう機能する。
【０００９】
【実施例】以下、添付図面を参照して、本発明に係る好
適な実施例を詳細に説明する。図１は、本発明の実施例
に係る記録装置の構成を示すブロツク図である。なお、
同図に示す記録装置において、図９に示す上記従来の記
録装置と同一構成要素には同一符号を付し、それらの説
明を省略するが、本記録装置と従来の記録装置との主な
相違点は、本記録装置では、ウインドウ部３とスムージ
ング部４との間に入出力切換部２３が配置されているこ
とである。
適な実施例を詳細に説明する。図１は、本発明の実施例
に係る記録装置の構成を示すブロツク図である。なお、
同図に示す記録装置において、図９に示す上記従来の記
録装置と同一構成要素には同一符号を付し、それらの説
明を省略するが、本記録装置と従来の記録装置との主な
相違点は、本記録装置では、ウインドウ部３とスムージ
ング部４との間に入出力切換部２３が配置されているこ
とである。
【００１０】以下、本実施例に係る記録装置について詳
細に説明する。図２は、デバイス制御回路７の詳細構成
を示す回路図である。同図に示すデバイス制御回路は、
プリンタエンジン部６（以下、エンジン部という）から
の水平同期信号ＥＢＤ（３０）を分周して、プリンタコ
ントローラ１（以下、コントロ−ラという）に水平同期
信号ＣＢＤ（３１）を送る。これは、エンジン部６が印
字密度６００ｄｐｉに対応しているのに対し、コントロ
ーラ１は、印字密度３００ｄｐｉに対応しているため
で、ここでは両間の調整をとつている。
細に説明する。図２は、デバイス制御回路７の詳細構成
を示す回路図である。同図に示すデバイス制御回路は、
プリンタエンジン部６（以下、エンジン部という）から
の水平同期信号ＥＢＤ（３０）を分周して、プリンタコ
ントローラ１（以下、コントロ−ラという）に水平同期
信号ＣＢＤ（３１）を送る。これは、エンジン部６が印
字密度６００ｄｐｉに対応しているのに対し、コントロ
ーラ１は、印字密度３００ｄｐｉに対応しているため
で、ここでは両間の調整をとつている。
【００１１】デバイス制御回路７は、その他、後述する
メモリ部２内のＳＲＡＭ４３、３ステートバツフア４
４、ラツチ４５、ＦＩＦＯ４６、アドレスカウンタ４７
に制御信号（ＯＥ３２，ＷＥ３４）、（ＬＣＴ３３，Ｏ
Ｃ３５）、（ＴＯＧ３６，ＨＴＥＳＥＴ３７）、ＶＣＬ
Ｋ３８ａを送る。図３、図４は、上記の信号のタイムチ
ヤートであり、ここでは、その概略動作を説明する。
メモリ部２内のＳＲＡＭ４３、３ステートバツフア４
４、ラツチ４５、ＦＩＦＯ４６、アドレスカウンタ４７
に制御信号（ＯＥ３２，ＷＥ３４）、（ＬＣＴ３３，Ｏ
Ｃ３５）、（ＴＯＧ３６，ＨＴＥＳＥＴ３７）、ＶＣＬ
Ｋ３８ａを送る。図３、図４は、上記の信号のタイムチ
ヤートであり、ここでは、その概略動作を説明する。
【００１２】図３において、ＶＲＥＳＥＴ３９，ＨＲＥ
ＳＥＴ３８は、それぞれ垂直同期信号ＶＳＹＮＣ４６，
水平同期信号ＥＢＤ３０の立ち上がりを切り出したもの
で、ＴＯＧ３６は、ＨＲＥＳＥＴ３８を２分周したも
の、また、ＯＤＬ４１は、ＥＢＤ３０が入力される毎に
トグル動作をする副走査アドレス信号である。また、図
４のＳＣＬＫ３８ｂ，ＶＣＬＫ３８ａは、エンジン部６
の画像クロツクと、その１／２倍のクロツクとなつてお
り、図２の発振部１００により生成されるシステムクロ
ツクＣＬＫ４２を、それぞれ４分周、８分周したもので
ある。そして、ＯＥ３２，ＬＣＴ３３，ＷＥ３４，ＯＣ
３５は、ＶＣＬＫ３８の１周期の間に定義される８ステ
ートの内、それぞれ、時刻ｔ１〜ｔ３，ｔ２〜ｔ６，ｔ
４〜ｔ６，ｔ４〜ｔ７のステートの間、真（ｔｒｕｅ）
となる信号である。これらの信号は、メモリ部２、ウイ
ンドウ部３、入出力切換部２３にそれぞれ送出される。
ＳＥＴ３８は、それぞれ垂直同期信号ＶＳＹＮＣ４６，
水平同期信号ＥＢＤ３０の立ち上がりを切り出したもの
で、ＴＯＧ３６は、ＨＲＥＳＥＴ３８を２分周したも
の、また、ＯＤＬ４１は、ＥＢＤ３０が入力される毎に
トグル動作をする副走査アドレス信号である。また、図
４のＳＣＬＫ３８ｂ，ＶＣＬＫ３８ａは、エンジン部６
の画像クロツクと、その１／２倍のクロツクとなつてお
り、図２の発振部１００により生成されるシステムクロ
ツクＣＬＫ４２を、それぞれ４分周、８分周したもので
ある。そして、ＯＥ３２，ＬＣＴ３３，ＷＥ３４，ＯＣ
３５は、ＶＣＬＫ３８の１周期の間に定義される８ステ
ートの内、それぞれ、時刻ｔ１〜ｔ３，ｔ２〜ｔ６，ｔ
４〜ｔ６，ｔ４〜ｔ７のステートの間、真（ｔｒｕｅ）
となる信号である。これらの信号は、メモリ部２、ウイ
ンドウ部３、入出力切換部２３にそれぞれ送出される。
【００１３】図５は、メモリ部２の詳細回路構成を示す
図である。同図において、コントローラ（不図示）より
水平同期信号ＣＢＤ３１を取り出し、クロツクＣＣＬＫ
２２に同期して送られてきた３００ｄｐｉの画像データ
ＶＤＯ８は、そのクロツクにてＦＩＦＯ４６に書き込ま
れる。ＦＩＦＯ４６は、３００ｄｐｉの画像データ１ラ
イン分以上を記憶する記憶容量を持つバツフア２個で構
成されており、それぞれ、ＴＯＧ信号３６により交互に
読み出しモード、書き込みモードが切り換わる。
図である。同図において、コントローラ（不図示）より
水平同期信号ＣＢＤ３１を取り出し、クロツクＣＣＬＫ
２２に同期して送られてきた３００ｄｐｉの画像データ
ＶＤＯ８は、そのクロツクにてＦＩＦＯ４６に書き込ま
れる。ＦＩＦＯ４６は、３００ｄｐｉの画像データ１ラ
イン分以上を記憶する記憶容量を持つバツフア２個で構
成されており、それぞれ、ＴＯＧ信号３６により交互に
読み出しモード、書き込みモードが切り換わる。
【００１４】ここでは、上記２個のバツフアの片方にデ
ータが書き込まれている間、他方のバツフアからＶＣＬ
Ｋ３８のタイミングでデータが読み出される。ＨＴＥＳ
ＥＴ信号３７が、ＦＩＦＯ４６内部のアドレスカウンタ
のリセツト端子に接続されているため、コントローラか
らのデータが書き込まれている間にＦＩＦＯのアドレス
カウンタは２度リセツトがかかる。そのため、同じデー
タが２回読み出されることになるので、副走査方向の画
像データの印字密度は、ＦＩＦＯから出力される時点で
６００ｄｐｉとなる。
ータが書き込まれている間、他方のバツフアからＶＣＬ
Ｋ３８のタイミングでデータが読み出される。ＨＴＥＳ
ＥＴ信号３７が、ＦＩＦＯ４６内部のアドレスカウンタ
のリセツト端子に接続されているため、コントローラか
らのデータが書き込まれている間にＦＩＦＯのアドレス
カウンタは２度リセツトがかかる。そのため、同じデー
タが２回読み出されることになるので、副走査方向の画
像データの印字密度は、ＦＩＦＯから出力される時点で
６００ｄｐｉとなる。
【００１５】ＶＣＬＫ３８は、４個の１６ｂｉｔ同期カ
ウンタで構成されるアドレスカウンタ４７のクロツク端
子に接続され、ＳＲＡＭ４３のアドレス信号（合計１３
個の信号）を発生する。また、ＦＩＦＯ４６から出力さ
れた画像データは、ＳＲＡＭ４３に７ライン分記憶され
る。図４に、そのときのタイムチヤートである。ＦＩＦ
Ｏ４６から出力された画像データは、８ビツト構成をと
るＤラツチ４５の１入力端子に入力され、Ｄラツチ４５
のクロツク端子に接続されているＬＣＴ３３により、時
刻ｔ２にラツチされる。同様に、ＳＲＡＭ４３のデータ
入出力端子Ｄ１〜Ｄ６からは、出力信号ＯＥ３２がｔｒ
ｕｅとなる時刻ｔ１〜ｔ３の間、データが出力され、時
刻ｔ２にＤラツチ４５にラツチされる。なお、ＳＲＡＭ
４３のデータ入出力端子Ｄ１〜Ｄ６は、３ステートバツ
フア４４の出力端Ｙ１〜Ｙ６とも接続されているが、時
刻ｔ１〜ｔ４の間は、３ステートバツフア４４のゲート
端子に接続されているＯＣ信号３５がｆａｌｓｅになつ
ているため、３ステートバツフアはハイインピーダンス
状態となり、データ同士の衝突は起こらない。
ウンタで構成されるアドレスカウンタ４７のクロツク端
子に接続され、ＳＲＡＭ４３のアドレス信号（合計１３
個の信号）を発生する。また、ＦＩＦＯ４６から出力さ
れた画像データは、ＳＲＡＭ４３に７ライン分記憶され
る。図４に、そのときのタイムチヤートである。ＦＩＦ
Ｏ４６から出力された画像データは、８ビツト構成をと
るＤラツチ４５の１入力端子に入力され、Ｄラツチ４５
のクロツク端子に接続されているＬＣＴ３３により、時
刻ｔ２にラツチされる。同様に、ＳＲＡＭ４３のデータ
入出力端子Ｄ１〜Ｄ６からは、出力信号ＯＥ３２がｔｒ
ｕｅとなる時刻ｔ１〜ｔ３の間、データが出力され、時
刻ｔ２にＤラツチ４５にラツチされる。なお、ＳＲＡＭ
４３のデータ入出力端子Ｄ１〜Ｄ６は、３ステートバツ
フア４４の出力端Ｙ１〜Ｙ６とも接続されているが、時
刻ｔ１〜ｔ４の間は、３ステートバツフア４４のゲート
端子に接続されているＯＣ信号３５がｆａｌｓｅになつ
ているため、３ステートバツフアはハイインピーダンス
状態となり、データ同士の衝突は起こらない。
【００１６】時刻ｔ３には、ＯＥ信号３２がｆａｌｓｅ
となり、ＳＲＡＭ４３のデータバスはフローテイング状
態となる。また、時刻ｔ４には、ＯＣ信号３５とＳＲＡ
Ｍ４３の書き込み信号であるＷＥ信号３４がｔｒｕｅに
なり、Ｄラツチ４５にラツチされたＦＩＦＯからの画像
データＬＩＮＥＯがＳＲＡＭ４３のＤ１端子に、Ｄ１端
子からの出力画像データがＤ２端子にそれぞれ送られ、
ＷＥ信号の立ち下がりでＳＲＡＭ４３に書き込まれる。
となり、ＳＲＡＭ４３のデータバスはフローテイング状
態となる。また、時刻ｔ４には、ＯＣ信号３５とＳＲＡ
Ｍ４３の書き込み信号であるＷＥ信号３４がｔｒｕｅに
なり、Ｄラツチ４５にラツチされたＦＩＦＯからの画像
データＬＩＮＥＯがＳＲＡＭ４３のＤ１端子に、Ｄ１端
子からの出力画像データがＤ２端子にそれぞれ送られ、
ＷＥ信号の立ち下がりでＳＲＡＭ４３に書き込まれる。
【００１７】このようにして、ＳＲＡＭ４３のあるアド
レスのデータを読み出し、同一アドレスに新たなデータ
を書き込むという動作を、ＶＣＬＫ３８の１周期内に行
なうことにより、数ライン分の画像データを記憶するこ
とができる。また、ＦＩＦＯ４６からは、水平同期信号
ＣＢＤ３１の１周期の間に同一ラインデータを２回読み
出すが、ＳＲＡＭ４３には、その内の後半部分のみが書
き込まれる。そして、記憶された７ライン分のデータ
は、ウインドウ部３に送られる。
レスのデータを読み出し、同一アドレスに新たなデータ
を書き込むという動作を、ＶＣＬＫ３８の１周期内に行
なうことにより、数ライン分の画像データを記憶するこ
とができる。また、ＦＩＦＯ４６からは、水平同期信号
ＣＢＤ３１の１周期の間に同一ラインデータを２回読み
出すが、ＳＲＡＭ４３には、その内の後半部分のみが書
き込まれる。そして、記憶された７ライン分のデータ
は、ウインドウ部３に送られる。
【００１８】図６は、ウインドウ部３の内部構成を示す
ブロツク図である。同図に示されるように、ウインドウ
部３は７個のシフトレジスタで構成され、主走査７ライ
ンに展開されて４９ｂｉｔのデータが出力される。そし
て、これら４９ｂｉｔのデータは、入出力切換部２３に
送られる。図７は、入出力切換部２３の内部構成を示す
ブロツク図であり、図示のように、本回路は、３６個の
４−ＴＯ−１のセレクタ４８〜８３と、１２個の２−Ｔ
Ｏ−１のセレクタ８４〜９５にて構成される。セレクタ
４８〜５１には、Ａ０，Ｇ０，Ａ６，Ｇ６が入力され、
セレクト信号であるＶＣＬＫ，ＯＤＬの論理値により切
り換わる。
ブロツク図である。同図に示されるように、ウインドウ
部３は７個のシフトレジスタで構成され、主走査７ライ
ンに展開されて４９ｂｉｔのデータが出力される。そし
て、これら４９ｂｉｔのデータは、入出力切換部２３に
送られる。図７は、入出力切換部２３の内部構成を示す
ブロツク図であり、図示のように、本回路は、３６個の
４−ＴＯ−１のセレクタ４８〜８３と、１２個の２−Ｔ
Ｏ−１のセレクタ８４〜９５にて構成される。セレクタ
４８〜５１には、Ａ０，Ｇ０，Ａ６，Ｇ６が入力され、
セレクト信号であるＶＣＬＫ，ＯＤＬの論理値により切
り換わる。
【００１９】例えば、ＶＣＬＫ，ＯＤＬとも論理“Ｈ”
のときは、セレクタ４８、セレクタ４９、セレクタ５
０、セレクタ５１の出力端からは、それぞれＡ０，Ｇ
０，Ａ６，Ｇ６が出力され、ＶＣＬＫ，ＯＤＬとも論理
“Ｌ”であれば、セレクタ４８、セレクタ４９、セレク
タ５０、セレクタ５１からは、それぞれＧ６，Ａ６，Ｇ
０，Ａ０が出力される。また、ＶＣＬＫが論理“Ｈ”の
とき、セレクタ９０の出力はＡ３、セレクタ９１の出力
はＧ３となり、ＶＣＬＫが論理“Ｌ”のときには、セレ
クタ９０の出力はＧ３、セレクタ９１の出力はＡ３とな
る。
のときは、セレクタ４８、セレクタ４９、セレクタ５
０、セレクタ５１の出力端からは、それぞれＡ０，Ｇ
０，Ａ６，Ｇ６が出力され、ＶＣＬＫ，ＯＤＬとも論理
“Ｌ”であれば、セレクタ４８、セレクタ４９、セレク
タ５０、セレクタ５１からは、それぞれＧ６，Ａ６，Ｇ
０，Ａ０が出力される。また、ＶＣＬＫが論理“Ｈ”の
とき、セレクタ９０の出力はＡ３、セレクタ９１の出力
はＧ３となり、ＶＣＬＫが論理“Ｌ”のときには、セレ
クタ９０の出力はＧ３、セレクタ９１の出力はＡ３とな
る。
【００２０】このように、注目画素（図１１における画
素Ｄ４に相当）を中心に点対称に位置する４個、あるい
は２個の画素の画像データのグループが、セレクト信号
であるＶＣＬＫ，ＯＤＬの値により切り換つて出力さ
れ、それらがスムージング部４に送られる。このスムー
ジング部４は、図１１におけるａの出力を生成するため
の論理のみで構成されており、ｂ，ｃ，ｄを生成するた
めの論理は、ａのそれの左右対称形であり、入力の４９
ｂｉｔのデータがＶＣＬＫ，ＯＤＬで切り換わることに
より不要となる。こうしてスムージングされたデータは
エンジン部に送られ、印字される。
素Ｄ４に相当）を中心に点対称に位置する４個、あるい
は２個の画素の画像データのグループが、セレクト信号
であるＶＣＬＫ，ＯＤＬの値により切り換つて出力さ
れ、それらがスムージング部４に送られる。このスムー
ジング部４は、図１１におけるａの出力を生成するため
の論理のみで構成されており、ｂ，ｃ，ｄを生成するた
めの論理は、ａのそれの左右対称形であり、入力の４９
ｂｉｔのデータがＶＣＬＫ，ＯＤＬで切り換わることに
より不要となる。こうしてスムージングされたデータは
エンジン部に送られ、印字される。
【００２１】以上説明したように、本実施例によれば、
画素密度変換のための補間処理の際、注目画素に対して
前後左右対称の位置関係にある周辺画素との変換論理式
の対称性に着目してスムージング部に入力する画像デー
タを切り換えることで、スムージング部における論理ゲ
ート数を減らすことができ、装置のコスト低減が可能に
なるという効果がある。
画素密度変換のための補間処理の際、注目画素に対して
前後左右対称の位置関係にある周辺画素との変換論理式
の対称性に着目してスムージング部に入力する画像デー
タを切り換えることで、スムージング部における論理ゲ
ート数を減らすことができ、装置のコスト低減が可能に
なるという効果がある。
【００２２】なお、上記実施例では、文字や画像等を想
定してスムージングを行なつたが、図８に示すように、
スムージング部４とエンジン部６との間にセレクタ５を
設け、コントローラ１からの指示信号１６に応じて、セ
レクタ５にてスムージングか、あるいは単純に４倍した
６００ｄｐｉの画像データＳＤ３のいずれかを選択する
ようにしてもよい。こうすることで、デイザ画像等が送
られてきたときに、印字サンプルに悪影響が出るのを防
止できる。尚、本発明は、複数の機器から構成されるシ
ステムに適用しても、１つの機器から成る装置に適用し
ても良い。
定してスムージングを行なつたが、図８に示すように、
スムージング部４とエンジン部６との間にセレクタ５を
設け、コントローラ１からの指示信号１６に応じて、セ
レクタ５にてスムージングか、あるいは単純に４倍した
６００ｄｐｉの画像データＳＤ３のいずれかを選択する
ようにしてもよい。こうすることで、デイザ画像等が送
られてきたときに、印字サンプルに悪影響が出るのを防
止できる。尚、本発明は、複数の機器から構成されるシ
ステムに適用しても、１つの機器から成る装置に適用し
ても良い。
【００２３】
【発明の効果】以上説明したように、本発明によれば、
入力データの補間処理部に画像データを切り換えて入力
することにより、補間処理部の論理ゲート数を減らすこ
とができ、結果として装置のコスト低減を実現できると
いう効果がある。
入力データの補間処理部に画像データを切り換えて入力
することにより、補間処理部の論理ゲート数を減らすこ
とができ、結果として装置のコスト低減を実現できると
いう効果がある。
【図１】本発明の実施例に係る記録装置の構成を示すブ
ロツク図、
ロツク図、
【図２】実施例におけるデバイス制御回路の詳細構成を
示す図、
示す図、
【図３】
【図４】デバイス制御回路の動作タイミングチヤート、
【図５】実施例におけるメモリ部の詳細回路構成を示す
図、
図、
【図６】実施例におけるウインドウ部の内部構成を示す
ブロツク図、
ブロツク図、
【図７】実施例における入出力切換部の内部構成を示す
ブロツク図、
ブロツク図、
【図８】実施例の変形例に係る記録装置の構成を示すブ
ロツク図、
ロツク図、
【図９】従来の記録装置の構成を示すブロツク図、
【図１０】従来の記録装置にてスムージングを行なうと
きの論理式、
きの論理式、
【図１１】従来の記録装置における元画像データと補間
後の画像データとの関係を示す図、
後の画像データとの関係を示す図、
【図１２】従来の記録装置におけるスムージング効果を
示す図である。
示す図である。
１ プリンタコントローラ ２ メモリ部 ３ ウインドウ部 ４ スムージング部 ６ プリンタエンジン部 ７ デバイス制御回路 ２２ 入出力切換部 ４３ ＳＲＡＭ ４４ ３ステートバツフア ４５ Ｄフリツプフロツプ ４６ ＦＩＦＯ ４７ アドレスカウンタ ４８〜８３ ４−ＴＯ−１セレクタ ８４〜９５ ２−ＴＯ−１セレクタ
フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 // Ｇ０９Ｇ 5/36 8121−5Ｇ (72)発明者 川名 孝 東京都大田区下丸子３丁目30番２号 キヤ ノン株式会社内
Claims (3)
- 【請求項１】 入力されたデータに補間処理を施して２
値データとして出力する記録装置において、 記録密度情報を含む入力データのビツト情報を記憶する
手段と、 前記ビツト情報の所定領域内の複数のビツト情報を抽出
する手段と、 前記抽出されたビツト情報を、所定の信号に従つて選択
的に切り換えて出力する切換手段と、 前記切換手段より出力されたビツト情報の記録密度を、
前記入力データのビツト情報に含まれる記録密度を越え
る記録密度に変換する変換手段とを備えることを特徴と
する記録装置。 - 【請求項２】 前記切換手段は、前記入力データのビツ
ト情報に同期したクロツク及び外部機器より送られてく
る水平同期信号を計数した信号に従つて切り換えを行な
うことを特徴とする請求項１項に記載の記録装置。 - 【請求項３】 請求項１に記載の記録装置は、さらに外
部機器より送られてくる指示信号を受けて前記変換手段
からの出力を切り換える手段を備えることを特徴とする
請求項１項に記載の記録装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3291116A JPH05124263A (ja) | 1991-11-07 | 1991-11-07 | 記録装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3291116A JPH05124263A (ja) | 1991-11-07 | 1991-11-07 | 記録装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05124263A true JPH05124263A (ja) | 1993-05-21 |
Family
ID=17764668
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3291116A Withdrawn JPH05124263A (ja) | 1991-11-07 | 1991-11-07 | 記録装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05124263A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7209260B1 (en) | 1999-07-19 | 2007-04-24 | Sharp Kabushiki Kaisha | Image processing apparatus |
-
1991
- 1991-11-07 JP JP3291116A patent/JPH05124263A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7209260B1 (en) | 1999-07-19 | 2007-04-24 | Sharp Kabushiki Kaisha | Image processing apparatus |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990204 |