JPH03133674A - 画像データ処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、入力画像データを複数ライン記憶して、処理
する画像データ処理装置に関する。

〔従来の技術〕

近年、コンピュータの出力装置として、レーザビームプ
リンタ等の電子写真技術を用いた記録装置が広く使われ
るようになフてきた。これらの装置は高画質、低騒音等
多くのメリットを有し、特に高画質の面からデスクトッ
プパブリッシング（ＤＴＰ）分野を急速に拡大する一因
となった。

レーザビームプリンタ２００は第６図に示されるように
、プリンタコントローラ１０とプリンタエンジン部２０
とから構成される。プリンタコントローラ１０は、たと
えばフロッピーディスク３００に記憶されたアプリケー
ションソフト等に基づいてホストコンピュータ４００か
ら送られてくるコードデータを、ドツト情報に分解して
ビットマツプメモリ上に展開し、プリンタエンジン部２
０に送る。上記ビットマツプメモリ上のデータは、その
ドツトを打つか打たないかの２値データである。したが
ってレーザビームプリンタで写真などのイメージ画像を
印字する場合に階調を得る手法として、従来からホスト
コンピュータ４００側でデイザ処理等により多値信号を
２値化して印字を行う方法が広く用いられてきた。

一方、近年では解像度と中間調再現性を、より高いレベ
ルで両立する技術としてパルス幅変調（ＰＷＭ）方式が
提案され、実現化されている。

そして、最近では様々な高画質化画像処理技術が２値処
理及び多値処理の両面から提案されている。その中で、
特に注目すべき技術として、２値処理におけるスムージ
ング処理のようにある画素に注目し、その画素のまわり
の画素の状態から処理を行う方法がある。

この方法では、注目画素の階調を決定するために、その
まわりの画素における多値データ又は２値データを参照
しなければならない。第７図は、このような方法に関連
するプリンタエンジン部゛２０の構成を示すブロック図
である。

第７図において、プリンタコントローラ１゜は、レーザ
ユニット１０３で定期的に発生される水平同期信号ＨＳ
ＹＮＣを受けて、転送りロックＶＣＬＫに同期して１ラ
イン分の画像データ（例えば８ビツト）、即ち６ビツト
の多値データＶＤＯ〜ＶＤ５（以下、総称するときは参
照符ｒＶＤＪ　を用イル）、２値データＶＩＤＥＯ１お
よび多値２値識別信号１／Ｔを、プリンタエンジン部２
０に転送する。メモリ部３０はそれらの１ライン分の画
像データを順次記憶１積し、読み出す際には、プリンタ
エンジン部２０のクロック発生回路２６で発生される画
像クロックＬＣＬＫに同期して、６ライン分の画像デー
タが読み出される。このとき２値データは２値処理部１
ｏ。

に、多値データは多値処理部１０１に、ラッチ回路２７
を介してそれぞれ送られ、処理が行われた後、合成部１
０２に送られる０合成部１０２はラッチ回路２７を介し
て入力された識別信号Ｉ／Ｔに応じて画像データの合成
処理を行う。

前記合成部１０２は、たとえば文字などのキャラクタを
展開して得られた２値データＶＩＤＥＯに基づく画像と
、多値データＶＤに基づく中間調を有する画像とを重ね
合わせるための合成処理を行う。

合成部１０２の出力はレーザユニット１０３に送出され
、これによってレーザビームが変調される。このレーザ
ビームは不図示の感光ドラム上を走査し、静電潜像を形
成する。この潜像はトナー現像によって可視化された後
、記録紙に転写、定着される。このようにレーザビーム
プリンタ２００における記録動作が行われる。

上記プリンタエンジン部２０において、プリンタコント
ローラ１０からの転送りロックＶＣＬＫと、プリンタエ
ンジン部２ｏの画像クロックＬＣＬＫｎとは、プリンタ
コントローラ１ｏとプリンタエンジン部２０との間の互
換性を考えると必ずしも同じである必要はない。

第８図、及び第９図にメモリ部３ｏの回路図及びタイム
チャートを示す。

第８図においてプリンタコントローラ（不図示）から送
られてきた８ビツトの画像データは、３ステートバツフ
ア３１〜３７に人力される。

第９図において、ライン１の画像データが入力されたと
きには、３ステートバツフア３１のみがイネーブル状態
であり（第９図（１））、入力画像データはメモリ４１
のデータバスにそのまま出力される。残りの３ステート
バツフア３２〜３７はディセーブル状態であり、その出
力端はハイインビーダンスとなっている。またメモリは
４１のみがライトモードであり、そのアドレスは、セレ
クタ５１が８人力を選択しているため（第９図力によっ
て指定され、この転送りロックＶＣＬＫのタイミングで
順次メモリ４１への書き込み動作が行われる（例えば、
解像度３００ｄｐｉ、用紙サイズＡ４のとき主走査１ラ
イン分のドツト数は約２４００であるため、第８図示す
るように１２ビツト（２”＝４０９６）のアドレス線が
必要である）。また、メモリ４２〜４７はリードモード
であり、セレクタ５２〜５７はへ入力を選択しているた
め、メモリ４２〜４７のアドレスは、画像クロックＬＣ
ＬＫでカウントアツプされるリードアドレスカウンタ３
９の出力によって指定され、画像クロックＬＣＬＫのタ
イミングでメモリ４２〜４７からの読み出し動作が行わ
れる。なお第９図（２）〜第９図（８）において「Ｗ」
はライトモードを表わし、「Ｒ」はリードモードを表わ
す。

水平同期信号Ｈ３ＹＮＣが入り、第２ラインの画像デー
タが送られてくる段階になると、２つのアドレスカウン
タ３８．３９は上記水平同期信号Ｈ３ＹＮＣによって、
共にクリアされ、デバイス制御回路４０は、メモリ４２
のみをライトモードに、バッファ３２のみをイネブープ
ル状態に、さらにセレクタ５２のみをＢ入力選択にして
、送られてぎた画像データをメモリ４２に書き込む。こ
のとき残りのバッファ３１．３３〜３７、メモリ４１．
４３〜４７およびセレクタ５１．５３〜５７はそれぞれ
ディセーブル状態、リード状態およびＡ入力選択となっ
ており、メモリ４１゜４３〜４７のデータは、画像クロ
ックＬＣＬＫのタイミングで順次読み出される。この様
に、７つのメモリ４１〜４７の内、１つだけがライトモ
ードであり、残りがリードモードという状態が７ライン
を周期として繰り返される。

つまり、各ラインの画像データは７つのメモリ４１〜４
７の内の１つに書込まれ、このとき、そのライン以前の
６ライン分の画像データが他の６つのメモリから読出さ
れる。

マルチプレクサ４８は、７つのメモリ４１〜４７の内、
リードモードである６つのメモリからの画像データを選
択し、時系列に並べ換える（第９図（１０））、詳述す
れば、メモリ４１〜４７において、ライン毎にメモリ４
１からメモリ４７にライトモードが順次切換えられてい
く場合、たとえばメモリ４５がライトモードであれば、
読出されるべき最も古いラインの画像データはメそす４
６に記憶され、最も新しいラインの画像データはメモリ
４４に記憶されている。この場合、マルチプレクサ４８
は、メモリ４６の画像データをデータラインハに導出し
、メモリ４４の画像データをデータラインＪｌｆに導出
する。つまりマルチプレクサ４８は、導出されるべき６
ライン分の画像データのうち最も古いラインの画像デー
タから最も新しいラインの画像データが時系列的にデー
タラインｆｔ、〜ＪＬｔに導出されるように並べ換える
。

このようにしてマルチプレクサ４８からは６ライン分の
画像データが出力される。このとき各ラインの画像デー
タは８ビツトシリアルで出力されるが、たとえば注目画
素の回りの６×６画素における画像データを参照する場
合には、多値処理部１０１．２値処理部１００等に各ビ
ットに対して６つのセルを有するシフトレジスタが設け
られ、このシフトレジスタのデータを参照して注目画素
の階調等が決定される。第９図（１０）は実際の印字が
行われるラインを示している。

（本発明が解決しようとしている課題）しかしながら、
上記従来例では、７つのメモリにデータが書き込まれる
のは、７回に１回の割合であり、書き込みクロックと読
み出しクロックが異なるため、アドレッシングタイミン
グも異なる。すべてのメモリ４１〜４７に対して双方の
アドレッシングタイミングでアドレス指定しなければな
らないので、アドレスバスを共通化することができず、
７Ｘ１２＝８４本という膨大な数のアドレスラインが必
要となる。したがって回路基板が大きくなってしまい、
装置全体の大型化を招来するという問題があった。

また、各メモリからの出カフＸ８＝５６木から８Ｘ８＝
４８本を選択し、それを時系列的に並べかえるという面
倒な処理が必要となる。そのために、メモリ周辺に多ビ
ットのセレクタが多く必要となり、回路構成が？！雑化
してしまうという問題がある。

本発明の目的は、上記技術的課題を解決し、回路構成を
簡単化し、装置全体の小型化に有利な画像データ処理装
置を提供することである。

〔課題を解決するための手段〕

上記目的を達成するために、本発明に従う画像データ処
理装置は、ライン毎の画像データを入力して複数ライン
の画像データを出力する画像データ処理装置において、
１ラインの画像データを記憶可能な第１および第２記憶
手段と、入力された画像データを、第１または第２の記
憶手段のうちのいずれか一方に切換えて書き込む第１の
切換手段と、第１または第２の記憶手段のうちのいずれ
か他方の画像データを、切換えて読み出す第２の切換手
段と、前記第２の切換手段からの画像データを記憶する
第３の記憶手段と、１ライン分の画像データが入力され
る度に、第１および第２の切換手段に切換動作を行わせ
る制御手段とを含み、第２の切換手段および第３の記憶
手段からの画像データを出力するようにしたことを特徴
とする。

また本発明に従う画像データ処理装置は、第１または第
２の記憶手段の書き込み動作のための第１アドレス信号
と、第１または第２の記憶手段の読み出し動作のための
第２アドレス信号とを入力し、第１または第２の記憶手
段のうち、書き込み動作が行われるものに第１アドレス
信号を、読み出し動作が行われるものに第２アドレス信
号を切換えて導出する第３の切換手段とを含むことを特
徴とする。

（作用） 本発明に従えば、入力された画像データは第１または第
２の記憶手段のいずれかに切換えて書き込まれるが、そ
の切換は第１の切換手段によってライン毎に交互に行わ
れる。また第２切換手段によって、第１または第２の記
憶手段のうち上記書き込み動作が行われていないものの
画像データが選択されて出力される。第２切換手段から
導出される画像データは外部に出力されるとともに、第
３のメモリに書き込まれる。このとき第３のメモリに記
憶されていた１ライン前の画像データが外部に出力され
る。このようにして、画像データ処理装置から複数ライ
ンに亘る画像データが出力される。

（実施例） 第１図は本発明の一実施例のメモリ部３０ａの構成を示
すブロック図である。このメモリ部３０ａは前述した第
７図においてメモリ部３０に代えて使用するものであり
、したがってここでは全体的な説明を省略し、メモリ部
３０ａについてのみ説明する。

第１区において、メモリ６０．６１は、たとえば解像度
３００ｄｐｉの画像データの１ライン分を記憶すること
ができ、一方がライトモードのとき、他方はリードモー
ドなっており、ＨＳＹＮＣ信号がデバイス制御回路４０
に入る度にそのモードは交代する。また、セレクタ７７
．７８は、メモリ６０．６１にそれぞれ対応し、対応す
るメモリがライトモードの時は、ライトアドレスカウン
タ５８の出力を選択し、リードモードの時はリードアド
レスカウンタ５９の出力をそれぞれ選択する。このライ
トアドレスカウンタ５８は、ビデオコントローラ１０か
らの転送りロックＶＣＬＫをカウントする。またクロッ
ク発生器６９から発生される基準クロックＢＣＬＫを分
周器６８で８分周して画像クロックＬＣＬＫが得られて
おり、リードアドレスカウンタ５９はこの画像クロック
ＬＣＬＫをカウントする。

なお、画像クロックＬＣＬＫは、ラッチ回路２７のラッ
チクロックとしても使用される。

ＭＰＸ７０はプリンタコントローラ１０からの８ビツト
の画像データを、メモリ６０．６１のうちでリードモー
ドに設定されている方に導出する。このときライトモー
ドのメモリに接続されているデータラインへの出力端は
ハイインピーダンスとなる。またセレクタ７９はメモリ
６０．６１のうちでライトモードのメモリの画像データ
を選択的に読み出して３ステートラツチバツフア７１に
導出する。

６つの３ステートラツチバツフア７１〜７６は、直列に
接続されており、各３ステ一トラツチバツフア間にはメ
モリ６２〜６６がそれぞれ接続されている。これによっ
て例えば、３ステートラツチバツフア７１からの画像デ
ータは、処理部等に出力されるとともに、メモリ６２に
も出力される。メモリ６２〜６６には、リードアドレス
カウンタ５９からのアドレスラインが共通に接続されて
おり、上述した動作と同様の動作は他の３ステートラツ
チバツフア７２およびメモリ６３〜６６においても同時
に行われる。このような処理動作は後述するタイミング
信号発生器６７から各回路に出力される制御信号に基づ
いて行われる。

次に、デバイス制御回路４０の制御に関連する処理動作
を第２図のフローチャートを参照して説明する。

ステップＳ１でＨ３ＹＮＣ信号が入力されると、転送り
ロックＶＣＬＫに同期して８ビツトの画像データＶＤＯ
が転送されてくる。そうすると、デバイス制御回路４０
は、ステップＳ２で両アドレスカウンタ５８．５９をク
リアし、ステップＳ３でセレクタ７７〜７９、ＭＰＸ７
０を例えばＡ側に切り換える。このときメモリ６０がリ
ードモードであったとすると、Ｈ３ＹＮＣ信号が入った
ことにより、上記Ａ側への切換に対応してライトモード
に切換えられる（ステップＳ４）。

セレクタ７７はＡ側に切換えられているので、ライトア
ドレスカウンタ５８からの入力を選択し、メモリ６０の
アドレス端子に送る。と同時に、ＭＰＸ７０は、Ａ出力
を選択しているので、画像データをメモリ６０のデータ
端子に送る。このようにして、画像データＶＤが転送り
ロックＶＣＬＫで順次メモリ６０に書き込まれる。

また、ステップＳ４では、メモリ６１は、Ｈ３ＹＮＣ信
号により、上記Ａ側への切換に対応してライトモードか
らリードモードになっている。またセレクタ７８は、リ
ードアドレスカウンタ５９からの入力を選択し、メモリ
６１のアドレス端子に送る。リードアドレスカウンタ５
９には、画像クロックＬＣＬＫが与えられており、メモ
リ６１の画像データ（上述した動作でメモリ６０に書き
込まれている直前のラインの画像データ）は、画像クロ
ックＬＣＬＫに同期して順次読み出される。同時にセレ
クタ７９はＡ入力を選択しており、メモリ６１から読み
出された画像データを３ステートラツチバツフア７１に
おくる（ステップＳ５）。

第３図は、タイミング信号発生器６７周辺の詳細回路図
である。タイミング信号発生器６７は、たとえば８つの
セルを有するシフトレジスタ８５と、論理回路８１〜８
３とを含む。シフトレジスタ８５の入力端子ＣＫには前
述した基準クロックＢＣＬＫが入力され、入力端子りに
はハイレベル電圧が与えられている。また出力端子Ｈは
入力端子ＣＬＲに接続されている。

前述したように基準クロックＢＣＬＫを８分周して画像
クロックＬＣＬＫが生成されるが、このタイミング信号
発生器６７は基準クロックＢＣＬＫを動作クロック信号
としているので、画像クロックＣＬＣＫの１周期の間に
８つのステップを実行することができる。

なお、３ステートラツチバツフア７１は、第３図に示さ
れるようにラッチ回路７１ａとバッファ回路７１ｂとか
ら構成されている（第３図には１ビツトに相当する構成
のみが示されている）。

次に第４図のタイムチャートを参照して、タイミング信
号発生器６７の動作を説明する。なお、以下の説明では
第ｎ番目の画素のデータをｄａｔａ（ｎ）とし、そのデ
ータが格納されるアドレスなａｄｒ（ｎ）とする。

第４図（１）に示す画像クロックＣＬＣＫがローレベル
になってから第１番目のクロックが入ると（時刻ｔ１）
、３ステートラツチバツフア７１〜７６（以下、３ステ
ートラツチバツフア７１のみを参照する）のイネーブル
信号ｏＣがＦＡＬＳＥになり（第４図（９））、バッフ
ァ回路７１ａはハイインピーダンスとなり、出力されて
いた以前のデータｄａｔａ　（ｎ−１）がストップしく
第４図（ｉ　ｏ）　）　、メモリ６２のデータバスには
何も入力されない状態となる。

第２番目のクロックが入ると（時刻ｔ２）、ＭＯＥ信号
がＴＲＵＥとなり（第４図（５））、メモリ６０または
メモリ６１はリード状態となり（第４図（１２）　）　
、アドレスａｄｒ（ｎ）に格納されていたデータｄａｔ
ａ（ｎ）がデータバス上に出力される。

第３番目のクロックが入ると（時刻ｔ３）、データバス
上に出力されていたデータｄａｔａ（ｎ）が３ステート
ラツチバツフア７１の内部でラッチされる（第４図（７
））。しかし、第４図（９）に示される出力イネーブル
信号ｏＣはＦＡ　ＬＳ　Ｅのままなので、３ステートラ
ツチバツフア７１の外部には出力されない。そのため、
バスの衝突が起こらない。

第４番目のクロックが入ると（時刻ｔ４）、メモリ６２
の出力イネーブル信号ＭＯＥがＦＡＬＳＥになり、メモ
リ６２はフローティング状態となる。

第５番目のクロックが入ると（時刻ｔ５）、３ステート
ラツチバツフア７１の出力イネーブル信号ＱＣがＴＲＵ
Ｅとなり、ラッチされていたデータｄａｔａ　（ｎ）が
出力され、メモリ６２に送られるが、メモリ６２は第４
図（１１）に示されるライトイネーブル信号ＭＷＥ８３
が、ＦＡＬＳＥであるため、書き込まれない。

第６番目のクロックが入ると（時刻上６）、メモリ６２
のライトイネーブル信号ＭＷＥがＴＲＵＥとなり、メモ
リ６２にｄａｔａ　（ｎ）が書き込まれる。

第７番目のクロックが入力されると、ライトイネーブル
信号ＭＷＥがＦＡＬＳＥとなり、書き込み動作が完了す
る。

′Ｍ８番目のクロックが入力されると、シフトレジスタ
８５がクリアされ、アドレスもａｄｒ（ｎ）から、ａｄ
ｒ（ｎ＋１）に更新され、画素のデータに関して一連の
動作が完了する。このような動作は３ステートラツチバ
ツフア７２〜７６および、メモリ６３〜６６に関しても
同様に、かつ同時に行われる。

このようにして、画像クロックＬＣＬＫの１サイクルの
間に、メモリ６２のデータがメモリ６３に書き込まれ、
メモリ６０またはメモリ６１のデータはメモリ６２に書
き込まれる。

この動作を繰り返すことにより、メモリ６０〜６６には
主走査方向６ライン分の画像データが常に記憶され、同
時に処理回路に、常時時系列的に並んだデータ、即ち、
３ステートラツチバツフア７１から最も新しいラインの
画像データが送出され、３ステートラツチバツフア７６
から最も古いラインの画像データが送出される。

（他の実施例） 第５−図に氷見明第２の実施例のメモリ部３０ｂを示す
。第１の実施例では、プリンタエンジン部２０、プリン
タコントローラ１０とも３００ｄｐｉ処理系であり、プ
リンタコントローラとブリンクエンジン間の互換性を保
つために、転送りロックＶＣＬＫと画像クロックＬＣＬ
Ｋを別個に考えたが、本実施例では、プリンタコントロ
ーラ１０からは３００ｄｐｉまたは６００ｄｐｉのデー
タが送られ、プリンタエンジン部２０では８００ｄｐｉ
で処理される場合を想定している。

なお第５図において第１図と対応する部分には同一の参
照符を用いている。

まず、６００ｄｐｉのデータが送られてくる場合を考え
る。プリンタコントローラ１０はコマンド信号ＣＭＤに
より、送るデータが６００ｄｐｉデータであることを知
らせる。すると、同期信号発生器９６は、水平同期信号
Ｈ３ＹＮＣとして、レーザユニット１０３から送られて
くるＢＤ信号を出力する。また、分周器６８は基準クロ
ックＢＣＬＫを８分周して画像クロックＬＣＬＫを出力
する。後は、メモリのアドレス線が１３木になったこと
と基準クロックＢＣＬＫが４倍に変わったこと以外は、
基本動作は第１の実施例と変わらない。

次に、３００ｄｐｉのデータが送られてくる場合を考え
る。

プリンタエンジン２０側は６００ｄｐｉ処理系であるの
で、データ変換が必要である。そこで、３００ｄｐｉの
データが送られてくる間に、メモリ６０もしくはメモリ
６１からデータを２回読み出すことを考える。

プリンタコントローラ１０は、コマンド信号ＣＭＤによ
り、送るデータが３００ｄｐｉであることを知らせる。

すると、同期信号発生器９６はＢＤ傷信号２分周して水
平同期信号ＨＳＹＮＣを出力する。すると、プリンタコ
ントローラ１０はこの水平同期信号Ｈ５ＹＮＣを受信し
、その間に３００ｄｐｉデータを送る。一方、デバイス
制御回路４０は、ライトアドレスカウンタ５８をＨ３Ｙ
ＮＣ信号により、リードアドレスカウンタ５９をＢＤ傷
信号より、それぞれクリアする。

また、メモリ６０，６１、セレクタ７７．７８、ＭＰＸ
７０は、ＨＳＹＮＣ信号により切り換えられる。よフて
、例えばメモリ６０にデータが書き込まれている間、メ
モリ６１からデータが読みだされる。その後、ＢＤ信号
９７が入ると、リードアドレスカウンタ５９がクリアさ
れ、また最初のアドレスから読みだされる。しかし、ラ
イトアドレスカウンタ５８は、クリアされないので書き
込みを続ける。

こうして、メモリ６１から２回読みだされることにより
、副走査方向には疑似的に６００ｄｐｉとなり、順次メ
モリ６２〜６７に書き込まれる。

また、基準クロックＢＣＬＫを４分周期９８で４分周し
た周波数のクロック、即ち画像クロックＬＣＬＫの２倍
の周波数のクロックを処理系に送り、この周波数でラッ
チ動作を行わせることにより主走査、副走、査とも６０
０ｄｐｉのデータとなる。

以上説明した実施例では、データの画素密度が３００ｄ
ｐｉと６００ｄｐｉの場合を例に挙げて説明したが、４
００ｄｐｉ、８００ｄｐｉであってもよい、またメモリ
の数も７つとしたが、この数もいくつでもよい。

また、レーザプリンタで説明したが、これに限るもので
はない。

〔発明の効果〕

以上のように構成することにより、基板上の信号線を削
減することができるので、回路基板を小さくして装置全
体の小型化を図ることができる。

またそれに伴う周辺デバイスをも節約することができ、
回路構成が簡単化される。

【図面の簡単な説明】

第１図は本発明の一実施例であり、画像データ処理装置
であるメモリ部３０ａの構成を示すブロック図、 第２図はメモリ部３０ａのデバイス制御回路４０の制御
動作を説明するためのフローチャート、 第３図はメモリ部３０ａのタイミング信号発生器６７周
辺の詳細回路図、 第４図はタイミング信号発生器６７の動作タイミングチ
ャート、 第５図は本発明の他の実施例のメモリ部３０ｂの構成を
示すブロック図、 第６図は従来技術における一般的なレーザビームプリン
タ２００の周辺構成を示す概略ブロック図、 第７図はレーザビームプリンタ２００のプリンタエンジ
ン部２０の構成を示すブロック図、第８図はプリンタエ
ンジン部２０のメモリ部３０の詳細回路図、 第９図はメモリ部３０の動作タイミングチャートである
。 ３０ａ・・・メモリ部（画像データ処理装置）４０・・
・デバイス制御回路（制御手段）６０・・・メモリ（第
１の記憶手段） ６１・・・メモリ（第２の記憶手段） ６２・・・メモリ（第３の記憶手段） ６７・・・タイミング信号発生器 ６９・・・クロック発生器

Claims (2)

【特許請求の範囲】
1. （１）ライン毎の画像データを入力して複数ラインの画
   像データを出力する画像データ処理装置において、 １ラインの画像データを記憶可能な第１および第２記憶
   手段と、 入力された画像データを第１または第２の記憶手段のう
   ちのいずれか一方に切換えて書き込む第１の切換手段と
   、 第１または第２の記憶手段のうちのいずれか他方の画像
   データを、切換えて読み出す第２の切換手段と、 前記第２の切換手段からの画像データを記憶する第３の
   記憶手段と、 １ライン分の画像データが入力される度に、第１および
   第２の切換手段に切換動作を行わせる制御手段とを含み
   、 第２の切換手段および第３の記憶手段からの画像データ
   を出力するようにしたことを特徴とする画像データ処理
   装置。
2. （２）第１または第２の記憶手段の書き込み動作のため
   の第１アドレス信号と、第１または第２の記憶手段の読
   み出し動作のための第２アドレス信号とを入力し、第１
   または第２の記憶手段のうち、書き込み動作が行われる
   ものに第１アドレス信号を、読み出し動作が行われるも
   のに第２アドレス信号を切換えて導出する第３の切換手
   段とを含むことを特徴とする請求項第１項記載の画像デ
   ータ処理装置。