JPH05127936A - フオールトトレラントデータ処理装置 - Google Patents

Abstract

(57)【要約】 【目的】 ハードウエアを多重化構成した従来のフォー
ルトトレラントデータ処理装置よりも少ないハードウエ
ア構成で、同等のフォールトトレラント性を有するデー
タ処理装置を実現する。 【構成】 データ処理ユニットに３個のプロセッサと２
個のバスインタフェースユニットが含まれ、２個のバス
インタフェースユニットは２本のシステムバスにそれぞ
れ対応して接続されるとともに、３個のプロセッサに対
しては、それぞれその２個づつに直接に、かつ他の１個
にはバススイッチを経由して間接にインタフェースを有
する。 【効果】 ３個のプロセッサのうち１個を他の２個のプ
ロセッサとの比較参照用として用いることにより、より
少ないハードウエア構成をもってフォールトトレランス
性を有するデータ処理装置を実現できる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、データ処理装置に関
し、特にハードウエアを多重化構成することにより優れ
た耐故障性能（以下フォールトトレランスと称する）を
付与されたフォールトトレラントデータ処理装置に関す
る。

【０００２】

【従来の技術】従来、この種のフォールトトレラントデ
ータ処理装置の代表的なものとしては、ペア・アンド・
スペア方式のものと３重多数決方式のものがあり、図２
および図３にそれらの構成例を示している。

【０００３】図２において、プロセッサボード２０１お
よび２０２はそれぞれ内部に２個のプロセッサ２０３，
２０４および２０５，２０６を有している。即ちシステ
ムにおける論理的な１台のＣＰＵを４個のプロセッサで
構成している。これら４個のプロセッサは同一クロック
に同期して動作しており、正常状態においては全く同一
の動作を行う事になる。各プロセッサボード２０１，２
０２内の２個のプロセッサの出力は比較回路２０７，２
０８により常時チェックされる。このシステムには２本
のシステムバス２０９，２１０を備えており、両方のシ
ステムバスに対してプロセッサボード２０１からの出力
としてはプロセッサ２０３の出力信号２１１が使用さ
れ、プロセッサボード２０２からの出力としてはプロセ
ッサ２０５の出力信号２１２が使用される。これらの出
力信号２１１，２１２は、システムバス２０９に対して
はそれぞれバストランシーバ２１３，２１５から、かつ
システムバス２１０に対してはそれぞれバストランシー
バ２１４，２１６から出力されて各システムバス上でワ
イヤドオアされる。今仮にプロセッサ２０３または２０
４のいずれかに障害が発生したとすると、当然比較回路
２０７において２つの入力信号が異なることが検出され
る。この異常信号は、プロセッサボード２０１のバスト
ランシーバ２１３，２１４に伝達され、これらのバスト
ランシーバの出力をシステムバス２０９，２１０に出力
されないように制御を行う。同時にプロセッサボード２
０１はハードウエア障害を起こしたものと認識されシス
テムから自動的に切り離される。この状態においてもプ
ロセッサボード２０２の出力は、正しいデータを２本の
システムバス２０９，２１０に供給し続けるので、プロ
セッサボード２０１において障害が発生した状態におい
ても正常にシステムの動作を継続出来る事になる。

【０００４】図３においては、３台のプロセッサボード
３０１，３０２，３０３が同一のクロックに同期して動
作している。またこのシステムには、３本のシステムバ
ス３０４，３０５および３０６があり、各々のシステム
バスとプロセッサボードが１対１で対応して接続されて
いる。システムバスのデータを各プロセッサボードに取
り込む場合には、各プロセッサボードに３本のシステム
バス全てのデータが取り込まれる様になっている。各プ
ロセッサボード３０１，３０２，３０３上には３重多数
決論理回路３０７，３０８，３０９が存在し、３つの入
力データの内容が同一でない場合、一致する２組の入力
データの内容を正しいものとして取扱い、プロセッサボ
ード３０１，３０２，３０３内のプロセッサ（Ｐ）にデ
ータを供給する。このメカニズムによりハードウエア障
害のため誤ったデータが１本のシステムバスに出力され
てもシステムは正しい動作を継続できる事になる。

【０００５】

【発明が解決しようとする課題】上述した従来技術にお
いては、いずれもフォールトトレランスを実現するため
にハードウエアを冗長に準備する必要があり、このため
ハードウエア構成が複雑となり価格も高くなるという欠
点があった。

【０００６】本発明の目的は、より少ないハードウエア
構成により、単一ハードウエア障害によるシステムダウ
ンを防ぐことができるデータ処理装置を提供することで
ある。

【０００７】

【課題を解決するための手段】本発明のフォールトトレ
ラントデータ処理装置は、そのデータ処理ユニットは同
一のクロツクに同期して動作する同一タイプの３個のプ
ロセッサと、プロセッサのうち第１および第３のプロセ
ッサと直接に、かつ第２のプロセッサとバススイッチを
経由して間接に、また、第２および第３のプロセッサと
直接に、かつ第１のプロセッサとバススイッチを経由し
て間接にそれぞれインタフェースを有するとともに、相
互間および２本のシステムバスにそれぞれ対応するイン
タフェースを有する２個のバスインタフェースユニット
よりなり、これらのバスインタフェースユニットは第１
と第３または第２と第３の２個づつのプロセッサからの
入力データを比較し、その比較結果を第１または第２の
プロセッサからの入力データとともにデータバスに出力
し、また、システムバスからデータとともに入力された
比較結果を相互に伝え、相手のバスインタフェースユニ
ットから入力された比較結果が不一致のときは、自身に
入力されたデータを、自身に直接にインタフェースを有
する２個のプロセッサに供給するとともにバススイッチ
を経由して自身と間接にインタフェースを有するプロセ
ッサにも供給する機能を有している。

【０００８】

【作用】３個のプロセッサのうち第３のプロセッサの出
力データは比較参照用データとして、２本のシステムバ
スに出力される第１および第２のプロセッサの出力デー
タとの一致、不一致の比較に用いられ、その比較結果を
示す比較信号が第１および第２のプロセッサの出力信号
にそれぞれ附随してシステムバスに出力される。したが
ってシステムバス上の第１および第２のプロセッサの出
力信号はそれぞれ第３のプロセッサ出力との一致、不一
致の情報を伴っており、少くとも２個のプロセッサの出
力データが一致しているか否かが常に示されていること
になる。従って、いずれか一方のシステムバス上の比較
信号が不一致であるときは、そのシステムバスに接続さ
れている第１または第２のプロセッサの異状と判断し、
比較信号が一致となっているシステムバスのデータを正
しいものとして採用する。

【０００９】今２本のシステムバス上の比較信号が双方
ともに不一致であるときは、第３のプロセッサのみが障
害であるか、または第３のプロセッサのみが正常である
かのいずれかであると考えられ、第１および第２のプロ
セッサが同時に障害となる確率は極めて小さいことよ
り、第３の比較参照用プロセッサの異状と判断し、シス
テムバス上のデータは正しいものと判断する。

【００１０】

【実施例】次に本発明の実施例について図面を参照して
説明する。

【００１１】図１は本発明のフォールトトレラントデー
タ処理装置の一実施例のブロック図である。

【００１２】このフォールトトレラントデータ処理装置
は、プロセッサボード（データ処理ユニット）１０１、
メモリユニット１１０、入出力処理ユニット１１１およ
び２本のシステムバス１０７，１０８からなっている。
プロセッサボード１０１には同一のクロックに同期して
動作する３個のプロセッサ（Ｐ）１０２，１０３，１０
４と２個のバスインタフェースユニット（ＢＩＵ）１０
５，１０６が含まれ、バスインタフェース１０５はシス
テムバス１０７に、バスインタフェースユニット１０６
はシステムバス１０８にそれぞれ接続され、またメモリ
ユニット１１０および入出力処理ユニット１１１はそれ
ぞれ２本のシステムバス１０７，１０８の双方に接続さ
れている。プロセッサボード１０１内においては、プロ
セッサ１０２は、直接バスインタフェースユニット１０
５と接続されるとともに、バススイッチ１０９を経由し
てバスインタフェースユニット１０６とも接続されてい
る。同様にプロセッサ１０４は、直接バスインタフェー
スユニット１０６と接続されると共に、バススイッチ１
０９を経由してバスインタフェースユニット１０５とも
接続されている。そしていま１つのプロセッサ１０３は
バスインタフェース１０５，１０６の双方とインタフェ
ースを有する。換言すれば、バスインタフェースユニッ
ト１０５，１０６は共通にプロセッサ１０３と接続され
るとともに、プロセッサ１０２およびプロセッサ１０４
の一方と直接に、また他方とバススイッチ１０９を経由
して間接にそれぞれ接続されている。バスインタフェー
スユニツト１０５，１０６の動作は、直接接続された２
個のプロセッサ１０２と１０３および１０４と１０３か
らのデータをそれぞれ比較し、比較結果を接続されたシ
ステムバス１０７，１０８にそれぞれプロセッサ１０２
および１０４のデータ出力と同時に出力することであ
る。

【００１３】次にこのハードウエア構成によるフォール
トトレランス性がどの様に実現されるかを説明する。今
プロセッサ１０２に障害が発生したと仮定すると、バス
インタフェースユニット１０５においてプロセッサ１０
２および１０３からの入力データの不一致が検出され
る。この結果システムバス１０７への出力データ不一致
信号が駆動される。一方バスインタフェースユニット１
０６側に於ては、正常動作中のプロセッサ１０４および
１０３からのデータが供給されるのでデータの不一致は
生ぜず、システムバス１０８側には正常なデータが供給
される。即ちシステムバス１０７，１０８を経由してデ
ータを受け取るユニットは、システムバス１０７側のデ
ータを使用せず、システムバス１０８側のデータを正し
いデータとして使用する事によりシステムは正常に動作
を継続できる。また、仮に比較用プロセッサ１０３に障
害が発生した場合にはバスインタフェースユニット１０
５および１０６において何れも不一致が生じる。この場
合同時に２つのプロセッサに障害が発生する可能性は非
常に小さいということから、プロセッサ１０２と１０４
が同時に障害となったのではなく、プロセッサ１０３が
故障したものとみなし、システムバス１０７および１０
８の両方に不一致信号が出力された場合は、両方のバス
には正しいデータが出力されているとみなして処理を継
続する。

【００１４】次にシステムバス１０７，１０８からデー
タを受ける場合のバスインタフェースユニット１０５，
１０６の動作を説明する。バスインタフェースユニット
１０５，１０６はそれぞれ対応するシステムバス１０
７，１０８からデータおよび前記比較信号を受け、かつ
その結果を相互に連絡する。システムバス１０７または
１０８からバスインタフェースユニット１０５または１
０６に入力したデータに付随した比較信号が一致であれ
ば、データは正しいものとしてバスインタフェースユニ
ット１０５，１０６に直接接続された２個のプロセッサ
１０２，１０３または１０４，１０３にデータを供給す
る。この場合、もし他方のバスインタフェースユニット
が受けたデータに付随した比較信号が不一致であれば、
そのデータは誤りであって自バスインタフェースユニッ
トが受けたデータが正しいと判断し、それを直接接続さ
れた２個のプロセッサ１０２と１０３または１０４と１
０３に供給するとともに、バススイッチ１０９を経由し
てプロセッサ１０４または１０２にもデータを供給す
る。これによりプロセッサボード内の３個のプロセッサ
１０２，１０３，１０４に対し正しいデータが供給され
る。自バスインタフェースユニットで受けたデータに付
随した比較信号が不一致で且つ他方のバスインタフェー
スユニットで受けたデータに付随した比較信号も不一致
であれば、データはともに正しいものとして処理を継続
する。

【００１５】

【発明の効果】以上説明したように本発明は、データ処
理ユニットに有する３個のプロセッサ中、２個のバスイ
ンタフェースユニットの双方にインタフェースを有する
１個のプロセッサのデータを他の２個のプロセッサから
出力されるデータに対する共通の比較参照用データとし
て使用することにより、より少ないハードウエア構成に
より同等のフォールトトレランス性を実現できる効果が
ある。

【図面の簡単な説明】

【図１】本発明のフォールトトレラントデータ処理装置
の一実施例のブロック図である。

【図２】従来のペア・アンド・スペア技法によるフォー
ルトトレランストシステムのブロック図である。

【図３】従来の３重多数決技法によるフォールトトレラ
ントシステムのブロック図である。

【符号の説明】

１０１ プロセッサボード １０２，１０３，１０４ プロセッサ（Ｐ） １０５，１０６ バスインタフェースユニット（ＢＩ
Ｕ） １０７，１０８ システムバス １０９ バススイッチ １１０ メモリユニット １１１ 入出力処理ユニット

Claims (1)

【特許請求の範囲】
1. 【請求項１】 データ処理ユニット、メモリユニット、
   入出力処理ユニットおよび前記ユニット間のデータ転送
   を行うための２本のシステムバスから構成されるデータ
   処理装置において、 データ処理ユニットは、 同一のクロックに同期して動作する同一タイプの３個の
   プロセッサと、 前記プロセッサのうち第１および第３のプロセッサと直
   接に、かつ第２のプロセッサとバススイッチを経由して
   間接に、また、第２および第３のプロセッサと直接に、
   かつ第１のプロセッサと前記バススイッチを経由して間
   接にそれぞれインタフェースを有するとともに、相互間
   および前記システムバスにそれぞれ対応するインタフェ
   ースを有する２個のバスインタフェースユニットよりな
   り、 前記バスインタフェースユニットは第１と第３または第
   ２と第３の２個づつのプロセッサからの入力データを比
   較し、該比較結果を第１または第２のプロセッサからの
   入力データとともに前記データバスに出力し、また、前
   記システムバスからデータとともに入力された前記比較
   結果を相互に伝え、相手のバスインタフェースユニット
   から入力された該比較結果が不一致のときは、自身に入
   力されたデータを、自身に直接インタフェースを有する
   ２個のプロセッサに供給するとともに前記バススイッチ
   を経由して自身と間接にインタフェースを有するプロセ
   ッサにも供給することを特徴とするフォールトトレラン
   トデータ処理装置。