JPH0512877A - 半導体メモリ回路 - Google Patents
半導体メモリ回路Info
- Publication number
- JPH0512877A JPH0512877A JP3164666A JP16466691A JPH0512877A JP H0512877 A JPH0512877 A JP H0512877A JP 3164666 A JP3164666 A JP 3164666A JP 16466691 A JP16466691 A JP 16466691A JP H0512877 A JPH0512877 A JP H0512877A
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- JP
- Japan
- Prior art keywords
- semiconductor memory
- transistor
- data
- memory circuit
- signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Abstract
(57)【要約】
【目的】 本発明に係る半導体メモリ回路は、データ読
み出し時のデータの充放電時間を短縮する。 【構成】 本発明に係る半導体メモリ回路は、トランジ
スタと負荷素子とから構成されるインバータ回路を２回
路用いて構成されたフリップフロップを基本構成とす
る。そしてインバータ回路の出力端に制御電極が接続さ
れるとともに当該出力端の信号に基づきインバータ回路
の状態に応じた信号が現われる電極がデータ線に接続さ
れた出力トランジスタと、データの読み出しを制御する
信号が与えられる読み出し用ワード線と、この読み出し
用ワード線の信号に基づき前記出力トランジスタを駆動
する駆動トランジスタとを備えている。
み出し時のデータの充放電時間を短縮する。 【構成】 本発明に係る半導体メモリ回路は、トランジ
スタと負荷素子とから構成されるインバータ回路を２回
路用いて構成されたフリップフロップを基本構成とす
る。そしてインバータ回路の出力端に制御電極が接続さ
れるとともに当該出力端の信号に基づきインバータ回路
の状態に応じた信号が現われる電極がデータ線に接続さ
れた出力トランジスタと、データの読み出しを制御する
信号が与えられる読み出し用ワード線と、この読み出し
用ワード線の信号に基づき前記出力トランジスタを駆動
する駆動トランジスタとを備えている。
Description
【０００１】
【産業上の利用分野】本発明は、コンピュータや各種通
信機器に用いられて、高速動作可能な半導体メモリ回路
に関するものである。
信機器に用いられて、高速動作可能な半導体メモリ回路
に関するものである。
【０００２】
【従来の技術】従来の半導体メモリ回路は、図２に示さ
れるようにゲート・ソース間を短絡させたＦＥＴ２１、
２３を負荷とし、この負荷にドレインが接続されたＦＥ
Ｔ２２、２４を入力トランジスタとするインバータ回路
が２回路接続され、フリップフロップ回路とされてい
る。ＦＥＴ２５、２６はトランスファゲートであって、
ワード線Ｘに与えられる信号（電圧）に応じて、データ
線Ｙ、Ｙと上記各インバータ回路の出力端（点）Ａ、Ｂ
とを連絡させる。ＦＥＴ２１、２３のドレインには電圧
ＶDDが与えられ、ＦＥＴ２２、２４のソースには電圧Ｖ
SSが与えられている。かかる半導体メモリ回路におい
て、データの読み出しを行うためには、ワード線Ｘにハ
イレベルの電圧を与えてトランジスタファゲートである
ＦＥＴ２５、２６を導通状態とし、Ａ点の電位をデータ
線Ｙに、Ｂ点の電位をデータ線Ｙに伝達させる。また、
データの書き込みを行うためには、再びワード線Ｘにハ
イレベルの電圧を与えてトランスファゲートを開き、デ
ータ線Ｙ、Ｙに書き込みたい状態に応じた信号を与え
る。
れるようにゲート・ソース間を短絡させたＦＥＴ２１、
２３を負荷とし、この負荷にドレインが接続されたＦＥ
Ｔ２２、２４を入力トランジスタとするインバータ回路
が２回路接続され、フリップフロップ回路とされてい
る。ＦＥＴ２５、２６はトランスファゲートであって、
ワード線Ｘに与えられる信号（電圧）に応じて、データ
線Ｙ、Ｙと上記各インバータ回路の出力端（点）Ａ、Ｂ
とを連絡させる。ＦＥＴ２１、２３のドレインには電圧
ＶDDが与えられ、ＦＥＴ２２、２４のソースには電圧Ｖ
SSが与えられている。かかる半導体メモリ回路におい
て、データの読み出しを行うためには、ワード線Ｘにハ
イレベルの電圧を与えてトランジスタファゲートである
ＦＥＴ２５、２６を導通状態とし、Ａ点の電位をデータ
線Ｙに、Ｂ点の電位をデータ線Ｙに伝達させる。また、
データの書き込みを行うためには、再びワード線Ｘにハ
イレベルの電圧を与えてトランスファゲートを開き、デ
ータ線Ｙ、Ｙに書き込みたい状態に応じた信号を与え
る。
【０００３】
【発明が解決しようとする課題】ところで、通常のメモ
リにおいては、データ線Ｙ、Ｙには少なくとも数十個の
メモリセルが接続され、データ線Ｙ、Ｙの長さは数ｍｍ
に及ぶことがある。従って、メモリリードに際してはこ
のような大きな配線容量を持つデータ線Ｙ、Ｙに対し、
小さなメモリセルの電荷で充放電しなければならず、高
速メモリアクセスを行うためには、このデータ線Ｙ、Ｙ
に対する充法電時間の短縮が課題となる。
リにおいては、データ線Ｙ、Ｙには少なくとも数十個の
メモリセルが接続され、データ線Ｙ、Ｙの長さは数ｍｍ
に及ぶことがある。従って、メモリリードに際してはこ
のような大きな配線容量を持つデータ線Ｙ、Ｙに対し、
小さなメモリセルの電荷で充放電しなければならず、高
速メモリアクセスを行うためには、このデータ線Ｙ、Ｙ
に対する充法電時間の短縮が課題となる。
【０００４】そこで、様々な付加回路をデータ線に接続
することによって、信号振幅を制限する手法や、プリチ
ャージを行う手法等が試みられている。しかしながら、
データ線の信号振幅を制限すると、動作余裕度が狭くな
り、特に、素子特性の不揃いが十分に解決されていない
ＧａＡｓ−ＭＥＳＦＥＴ等では歩留りが低下し、高速動
作と高歩留りとの両立は困難であった。これに対し、プ
リチャージを行うためにはプリチャージ時間を要し、高
速化には限度があった。
することによって、信号振幅を制限する手法や、プリチ
ャージを行う手法等が試みられている。しかしながら、
データ線の信号振幅を制限すると、動作余裕度が狭くな
り、特に、素子特性の不揃いが十分に解決されていない
ＧａＡｓ−ＭＥＳＦＥＴ等では歩留りが低下し、高速動
作と高歩留りとの両立は困難であった。これに対し、プ
リチャージを行うためにはプリチャージ時間を要し、高
速化には限度があった。
【０００５】そこで、本発明では、歩留りを低下させる
ことはなくデータ読み出し時のデータ線充放電時間の短
縮化を図り、高速動作可能な半導体メモリ回路を提供す
ることを目的とする。
ことはなくデータ読み出し時のデータ線充放電時間の短
縮化を図り、高速動作可能な半導体メモリ回路を提供す
ることを目的とする。
【０００６】
【課題を解決するための手段】本発明は、トランジスタ
と負荷素子とから構成されるインバータ回路を２回路用
いて構成されたフリップフロップ回路を有する半導体メ
モリ回路において、インバータ回路の出力端が接続され
るとともに当該出力端の信号に基づきインバータ回路の
状態に応じた信号が現われる電極がデータ線に接続され
た出力トランジスタと、データの読み出しを制御する信
号が与えられる読み出し用ワード線と、この読み出し用
ワード線の信号に基づき出力トランジスタを駆動する駆
動トランジスタとを備えることを特徴とする。
と負荷素子とから構成されるインバータ回路を２回路用
いて構成されたフリップフロップ回路を有する半導体メ
モリ回路において、インバータ回路の出力端が接続され
るとともに当該出力端の信号に基づきインバータ回路の
状態に応じた信号が現われる電極がデータ線に接続され
た出力トランジスタと、データの読み出しを制御する信
号が与えられる読み出し用ワード線と、この読み出し用
ワード線の信号に基づき出力トランジスタを駆動する駆
動トランジスタとを備えることを特徴とする。
【０００７】
【作用】本発明に係る半導体メモリ回路は、以上の通り
に構成されるので、駆動トランジスタで読み出し用ワー
ド線による信号により出力トランジスタを制御すること
により、データ線が当該出力トランジスタによりドライ
ブされて、インバータ回路の状態に応じた信号がデータ
線に現われることになる。
に構成されるので、駆動トランジスタで読み出し用ワー
ド線による信号により出力トランジスタを制御すること
により、データ線が当該出力トランジスタによりドライ
ブされて、インバータ回路の状態に応じた信号がデータ
線に現われることになる。
【０００８】
【実施例】以下、添付図面の図１を参照して、本発明の
一実施例に係る半導体メモリ回路を説明する。
一実施例に係る半導体メモリ回路を説明する。
【０００９】この半導体メモリにあっても、ゲート・ソ
ース間を短絡させたＦＥＴ２１、２３を負荷として、こ
の負荷にドレインが接続されたＦＥＴ２２、２４を入力
トランジスタとするインバータ回路が２回路接続された
フリップフロップ回路を基本的構成要素とする。ＦＥＴ
２５、２６はトランスファゲートであって、書き込み用
ワード線ＸW にあたえられる電圧に応じて、データ線
Ｙ、Ｙと上記インバータ回路の出力端（点）Ａ、Ｂとを
連絡させる。ＦＥＴ２２、２４のソースには電圧ＶSSが
与えられている。
ース間を短絡させたＦＥＴ２１、２３を負荷として、こ
の負荷にドレインが接続されたＦＥＴ２２、２４を入力
トランジスタとするインバータ回路が２回路接続された
フリップフロップ回路を基本的構成要素とする。ＦＥＴ
２５、２６はトランスファゲートであって、書き込み用
ワード線ＸW にあたえられる電圧に応じて、データ線
Ｙ、Ｙと上記インバータ回路の出力端（点）Ａ、Ｂとを
連絡させる。ＦＥＴ２２、２４のソースには電圧ＶSSが
与えられている。
【００１０】本実施例では、出力トランジスタであるＦ
ＥＴ１、２を設けている。ＦＥＴ１、２はゲートが各イ
ンバータ回路の出力端（点）Ｂ、Ａに接続されるととも
に、ドレインがデータ線Ｙ、Ｙにそれぞれ接続されてい
る。そして更に、読み出し専用の読み出し用ワード線Ｘ
R が設けられる。この読み出し用ワード線ＸR がゲート
に接続され、ドレインが出力トランジスタであるＦＥＴ
１、２のソースに接続され、ソースに電圧ＶSSが与えら
れた駆動トランジスタであるＦＥＴ３が設けられてい
る。
ＥＴ１、２を設けている。ＦＥＴ１、２はゲートが各イ
ンバータ回路の出力端（点）Ｂ、Ａに接続されるととも
に、ドレインがデータ線Ｙ、Ｙにそれぞれ接続されてい
る。そして更に、読み出し専用の読み出し用ワード線Ｘ
R が設けられる。この読み出し用ワード線ＸR がゲート
に接続され、ドレインが出力トランジスタであるＦＥＴ
１、２のソースに接続され、ソースに電圧ＶSSが与えら
れた駆動トランジスタであるＦＥＴ３が設けられてい
る。
【００１１】かかる半導体メモリ回路において、データ
の書き込みを行うためには、書き込み用ワード線ＸW に
ハイレベルの電圧を与えてトランスファゲートであるＦ
ＥＴ２５、２６を導通状態として、データ線Ｙ、Ｙに書
き込みたい状態に応じた信号を与える。一方、データの
読み出しを行うためには、読み出し用ワード線ＸR にハ
イレベルの電圧を与える。すると、駆動トランジスタで
あるＦＥＴ３が導通状態となりＦＥＴ１、２は動作可能
状態となる。ここで、ＦＥＴ２１を負荷とするインバー
タ回路の出力端Ｂの電位がハイレベルで、ＦＥＴ２３を
負荷とするインバータ回路の出力端Ａの電位がロウレベ
ルであるとすると、ＦＥＴ１は導通状態となり、ＦＥＴ
２は遮断状態となる。この結果、データ線Ｙにはロウレ
ベルの電圧が現われデータ線Ｙにはハイレベルの電圧が
現われる。
の書き込みを行うためには、書き込み用ワード線ＸW に
ハイレベルの電圧を与えてトランスファゲートであるＦ
ＥＴ２５、２６を導通状態として、データ線Ｙ、Ｙに書
き込みたい状態に応じた信号を与える。一方、データの
読み出しを行うためには、読み出し用ワード線ＸR にハ
イレベルの電圧を与える。すると、駆動トランジスタで
あるＦＥＴ３が導通状態となりＦＥＴ１、２は動作可能
状態となる。ここで、ＦＥＴ２１を負荷とするインバー
タ回路の出力端Ｂの電位がハイレベルで、ＦＥＴ２３を
負荷とするインバータ回路の出力端Ａの電位がロウレベ
ルであるとすると、ＦＥＴ１は導通状態となり、ＦＥＴ
２は遮断状態となる。この結果、データ線Ｙにはロウレ
ベルの電圧が現われデータ線Ｙにはハイレベルの電圧が
現われる。
【００１２】このように本実施例では、データの読み出
し時には出力トランジスタであるＦＥＴ１、２によって
データ線Ｙ、Ｙを駆動する構成であるため、メモリセル
内の少ない電荷によりデータ線を充放電する従来回路に
比べ高速で充放電が行われ高速動作が確保される。
し時には出力トランジスタであるＦＥＴ１、２によって
データ線Ｙ、Ｙを駆動する構成であるため、メモリセル
内の少ない電荷によりデータ線を充放電する従来回路に
比べ高速で充放電が行われ高速動作が確保される。
【００１３】なお、実施例ではトランジスタの数及び信
号線数が増加するため、単位メモリセルの面積が増大す
ることになるが、比較的小規模なメモリ容量であっても
高速動作が必要である分野、例えば、ＣＰＵ内部に用い
るレジスタファイル等においては最適なものである。
号線数が増加するため、単位メモリセルの面積が増大す
ることになるが、比較的小規模なメモリ容量であっても
高速動作が必要である分野、例えば、ＣＰＵ内部に用い
るレジスタファイル等においては最適なものである。
【００１４】
【発明の効果】以上、説明したように本発明によれば、
データの読み出し時にはデータ線を出力トランジスタが
駆動トランジスタの駆動のもとに駆動することになるた
め、従来のメモリセル内の電荷によるよりもはるかに容
量の大きい電荷でデータ線の充放電がなされ、高速動作
を可能とする。
データの読み出し時にはデータ線を出力トランジスタが
駆動トランジスタの駆動のもとに駆動することになるた
め、従来のメモリセル内の電荷によるよりもはるかに容
量の大きい電荷でデータ線の充放電がなされ、高速動作
を可能とする。
【図１】本発明の一実施例に係る半導体メモリ回路の構
成図。
成図。
【図２】従来の半導体メモリ回路の構成図。
１、２…ＦＥＴ（出力トランジスタ） ３…ＦＥＴ（駆動トランジスタ） ２１、２３…ＦＥＴ（負荷） ２２、２４…ＦＥＴ（入力トランジスタ） ２５、２６…ＦＥＴ（トランスファゲート） ＸR …読み出しワード線 ＸW …書き込みワード線 Ｙ、Ｙ…データ線
Claims (1)
- 【特許請求の範囲】 【請求項１】 トランジスタと負荷素子とから構成され
るインバータ回路を２回路用いて構成されたフリップフ
ロップ回路を有する半導体メモリ回路において、 前記インバータ回路の出力端が接続されるとともに当該
出力端の信号に基づきインバータ回路の状態に応じた信
号が現れる電極がデータ線に接続された出力トランジス
タと、 データの読み出しを制御する信号が与えられる読み出し
用ワード線と、 この読み出し用ワード線の信号に基づき前記出力トラン
ジスタを駆動する駆動トランジスタとを備えることを特
徴とする半導体メモリ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3164666A JPH0512877A (ja) | 1991-07-04 | 1991-07-04 | 半導体メモリ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3164666A JPH0512877A (ja) | 1991-07-04 | 1991-07-04 | 半導体メモリ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0512877A true JPH0512877A (ja) | 1993-01-22 |
Family
ID=15797518
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3164666A Pending JPH0512877A (ja) | 1991-07-04 | 1991-07-04 | 半導体メモリ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0512877A (ja) |
-
1991
- 1991-07-04 JP JP3164666A patent/JPH0512877A/ja active Pending
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