JPH0512878A - 半導体メモリ回路 - Google Patents
半導体メモリ回路Info
- Publication number
- JPH0512878A JPH0512878A JP3164667A JP16466791A JPH0512878A JP H0512878 A JPH0512878 A JP H0512878A JP 3164667 A JP3164667 A JP 3164667A JP 16466791 A JP16466791 A JP 16466791A JP H0512878 A JPH0512878 A JP H0512878A
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- semiconductor memory
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- 238000007599 discharging Methods 0.000 abstract description 3
- 238000010586 diagram Methods 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 101150073536 FET3 gene Proteins 0.000 description 1
- 101100484930 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) VPS41 gene Proteins 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
Landscapes
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】
【目的】 本発明に係る半導体メモリ回路は、データ読
み出し時のデータ線の充放電時間を短縮する。 【構成】 本発明に係る半導体メモリ回路は、トランジ
スタと負荷素子とから構成されるインバータ回路を２回
路用いて構成されたフリップフロップ回路を基本的構成
要素とする。そして、読み出し専用のデータ線を設け
る。インバータ回路の出力端に制御電極が接続されると
ともに当該出力端の信号に基づきインバータ回路の状態
が現われる電極が上記読み出し専用のデータ線に接続さ
れた出力トランジスタと、データの読み出しを制御する
信号が与えられる読み出し用ワード線に制御電極が接続
され、上記出力トランジスタを駆動する駆動トランジス
タとを備える。
み出し時のデータ線の充放電時間を短縮する。 【構成】 本発明に係る半導体メモリ回路は、トランジ
スタと負荷素子とから構成されるインバータ回路を２回
路用いて構成されたフリップフロップ回路を基本的構成
要素とする。そして、読み出し専用のデータ線を設け
る。インバータ回路の出力端に制御電極が接続されると
ともに当該出力端の信号に基づきインバータ回路の状態
が現われる電極が上記読み出し専用のデータ線に接続さ
れた出力トランジスタと、データの読み出しを制御する
信号が与えられる読み出し用ワード線に制御電極が接続
され、上記出力トランジスタを駆動する駆動トランジス
タとを備える。
Description
【０００１】
【産業上の利用分野】本発明は、コンピュータや各種通
信機器に用いられて、高速動作可能な半導体メモリ回路
に関するものである。
信機器に用いられて、高速動作可能な半導体メモリ回路
に関するものである。
【０００２】
【従来の技術】従来の半導体メモリ回路は、図２に示さ
れるように、ゲート・ソース間を短絡させたＦＥＴ２
１、２３を負荷とし、この負荷にドレインが接続された
ＦＥＴ２２、２４を入力トランジスタとするインバータ
回路が２回路接続され、フリップフロップ回路とされて
いる。ＦＥＴ２５、２６はトランスファゲートであっ
て、ワード線Ｘに与えられる信号（電圧）に応じて、デ
ータ線Ｙ、Ｙと上記各インバータ回路の出力端（点）
Ａ、Ｂとを連絡させる。ＦＥＴ２１、２３のドレインに
は電圧ＶD D が与えられ、ＦＥＴ２２、２４のソースに
は電圧ＶSSが与えられている。かかる半導体メモリ回路
において、データの読み出しを行うためには、ワード線
Ｘにハイレベルの電圧を与えてトランジスタファゲート
であるＦＥＴ２５、２６を導通状態とし、Ａ点の電位を
データ線Ｙに、Ｂ点の電位をデータ線Ｙに伝達させる。
また、データの書き込みを行うためには、再びワード線
Ｘにハイレベルの電圧を与えてトランスファゲートを開
き、データ線Ｙ、Ｙに書き込みたい状態に応じた信号を
与える。
れるように、ゲート・ソース間を短絡させたＦＥＴ２
１、２３を負荷とし、この負荷にドレインが接続された
ＦＥＴ２２、２４を入力トランジスタとするインバータ
回路が２回路接続され、フリップフロップ回路とされて
いる。ＦＥＴ２５、２６はトランスファゲートであっ
て、ワード線Ｘに与えられる信号（電圧）に応じて、デ
ータ線Ｙ、Ｙと上記各インバータ回路の出力端（点）
Ａ、Ｂとを連絡させる。ＦＥＴ２１、２３のドレインに
は電圧ＶD D が与えられ、ＦＥＴ２２、２４のソースに
は電圧ＶSSが与えられている。かかる半導体メモリ回路
において、データの読み出しを行うためには、ワード線
Ｘにハイレベルの電圧を与えてトランジスタファゲート
であるＦＥＴ２５、２６を導通状態とし、Ａ点の電位を
データ線Ｙに、Ｂ点の電位をデータ線Ｙに伝達させる。
また、データの書き込みを行うためには、再びワード線
Ｘにハイレベルの電圧を与えてトランスファゲートを開
き、データ線Ｙ、Ｙに書き込みたい状態に応じた信号を
与える。
【０００３】
【発明が解決しようとする課題】ところで，通常のメモ
リにおいては、データ線Ｙ、Ｙには少なくとも数十個の
メモリセルが接続され、データ線Ｙ、Ｙの長さは数ｍｍ
に及ぶことがある。従って、メモリリードに際しては、
このような大きな配線容量を持つデータ線Ｙ、Ｙに対
し、小さなメモリセルの電荷で充放電しなければなら
ず、高速メモリアクセスを行うためには、このデータ線
Ｙ、Ｙに対する充法電時間の短縮が課題となる。
リにおいては、データ線Ｙ、Ｙには少なくとも数十個の
メモリセルが接続され、データ線Ｙ、Ｙの長さは数ｍｍ
に及ぶことがある。従って、メモリリードに際しては、
このような大きな配線容量を持つデータ線Ｙ、Ｙに対
し、小さなメモリセルの電荷で充放電しなければなら
ず、高速メモリアクセスを行うためには、このデータ線
Ｙ、Ｙに対する充法電時間の短縮が課題となる。
【０００４】そこで、様々な付加回路をデータ線に接続
することによって、信号振幅を制限する手法や、プリチ
ャージを行う手法等が試みられている。しかしながら、
データ線の信号振幅を制限すると、動作余裕度が狭くな
り、特に、素子特性の不揃いが十分に解決されていない
ＧａＡｓ−ＭＥＳＦＥＴ等では歩留りが低下し、高速動
作と高歩留りとの両立は困難であった。これに対し、プ
リチャージを行うためにはプリチャージ時間を要し、高
速化には限度があった。
することによって、信号振幅を制限する手法や、プリチ
ャージを行う手法等が試みられている。しかしながら、
データ線の信号振幅を制限すると、動作余裕度が狭くな
り、特に、素子特性の不揃いが十分に解決されていない
ＧａＡｓ−ＭＥＳＦＥＴ等では歩留りが低下し、高速動
作と高歩留りとの両立は困難であった。これに対し、プ
リチャージを行うためにはプリチャージ時間を要し、高
速化には限度があった。
【０００５】そこで、本発明では、歩留りを低下させる
ことはなくデータ読み出し時のデータ線充放電時間の短
縮化を図り、高速動作可能な半導体メモリ回路を提供す
ることを目的とする。
ことはなくデータ読み出し時のデータ線充放電時間の短
縮化を図り、高速動作可能な半導体メモリ回路を提供す
ることを目的とする。
【０００６】
【課題を解決するための手段】本発明は、トランジスタ
と負荷素子とから構成されるインバータ回路を２回路用
いて構成されたフリップフロップ回路を有する半導体メ
モリ回路であって、書き込むデータが現われる書き込み
用データ線と、読み出したデータが現われる読み出し用
データ線と、インバータ回路の出力端が接続されるとと
もに当該出力端の信号に基づきインバータ回路の状態に
応じた信号が現われる電極が前記読み出し用データ線に
接続された出力トランジスタと、データ読み出しを制御
する信号が与えられる読み出し用ワード線と、この読み
出し用ワード線の信号に基づき出力トランジスタを駆動
する駆動トランジスタとを備えることを特徴とする。
と負荷素子とから構成されるインバータ回路を２回路用
いて構成されたフリップフロップ回路を有する半導体メ
モリ回路であって、書き込むデータが現われる書き込み
用データ線と、読み出したデータが現われる読み出し用
データ線と、インバータ回路の出力端が接続されるとと
もに当該出力端の信号に基づきインバータ回路の状態に
応じた信号が現われる電極が前記読み出し用データ線に
接続された出力トランジスタと、データ読み出しを制御
する信号が与えられる読み出し用ワード線と、この読み
出し用ワード線の信号に基づき出力トランジスタを駆動
する駆動トランジスタとを備えることを特徴とする。
【０００７】
【作用】本発明に係る半導体メモリ回路は、以上の通り
に構成されるので、駆動トランジスタを読み出し用ワー
ド線を介して制御し、この結果、出力トランジスタが駆
動トランジスタに制御されて、読み出し用データ線がド
ライブされてインバータ回路の状態に応じた信号が上記
読み出し用データ線に現われることになる。
に構成されるので、駆動トランジスタを読み出し用ワー
ド線を介して制御し、この結果、出力トランジスタが駆
動トランジスタに制御されて、読み出し用データ線がド
ライブされてインバータ回路の状態に応じた信号が上記
読み出し用データ線に現われることになる。
【０００８】
【実施例】以下、添付図面の図１を参照して、本発明の
一実施例に係る半導体メモリ回路を説明する。
一実施例に係る半導体メモリ回路を説明する。
【０００９】この半導体メモリ回路にあっても、ゲート
・ソース間を短絡させたＦＥＴ２１、２３を負荷とし
て、この負荷にドレインが接続されたＦＥＴ２２、２４
を入力トランジスタとするインバータ回路が２回路接続
されたフリップフロップ回路を基本的構成要素とする。
ＦＥＴ２５、２６はトランスファゲートであって、書き
込み用ワード線ＸW にあたえらえる電圧に応じて、書き
込み用データ線ＹW 、Ｙ W と上記各インバータ回路の出
力端（点）Ａ、Ｂとを連絡させる。ＦＥＴ２１、２３の
ドレインには電圧ＶDDが与えられ、ＦＥＴ２２、２４の
ソースには電圧ＶSSが与えられる。
・ソース間を短絡させたＦＥＴ２１、２３を負荷とし
て、この負荷にドレインが接続されたＦＥＴ２２、２４
を入力トランジスタとするインバータ回路が２回路接続
されたフリップフロップ回路を基本的構成要素とする。
ＦＥＴ２５、２６はトランスファゲートであって、書き
込み用ワード線ＸW にあたえらえる電圧に応じて、書き
込み用データ線ＹW 、Ｙ W と上記各インバータ回路の出
力端（点）Ａ、Ｂとを連絡させる。ＦＥＴ２１、２３の
ドレインには電圧ＶDDが与えられ、ＦＥＴ２２、２４の
ソースには電圧ＶSSが与えられる。
【００１０】本実施例では、出力トランジスタであるＦ
ＥＴ１、２を設けている。ＦＥＴ１、２はゲートが各イ
ンバータ回路の出力端（点）Ｂ、Ａにそれぞれ接続され
るとともに、ドレインが読み出し用（専用の）データ線
ＹR 、Ｙ R にそれぞれ接続されている。そして更に、読
み出し専用の読み出し用ワード線ＸR が設けられ、この
読み出し用ワード線ＸRは駆動トランジスタであるＦＥ
Ｔ３のゲートに接続されている。ＦＥＴ３のドレインは
ＦＥＴ１、２のソースに接続され、また、ソースには電
圧ＶSSが与えられている。
ＥＴ１、２を設けている。ＦＥＴ１、２はゲートが各イ
ンバータ回路の出力端（点）Ｂ、Ａにそれぞれ接続され
るとともに、ドレインが読み出し用（専用の）データ線
ＹR 、Ｙ R にそれぞれ接続されている。そして更に、読
み出し専用の読み出し用ワード線ＸR が設けられ、この
読み出し用ワード線ＸRは駆動トランジスタであるＦＥ
Ｔ３のゲートに接続されている。ＦＥＴ３のドレインは
ＦＥＴ１、２のソースに接続され、また、ソースには電
圧ＶSSが与えられている。
【００１１】かかる半導体メモリ回路において、データ
の書き込みを行うためには、書き込み用ワード線ＸW に
ハイレベルの電圧を与えてトランスファゲートであるＦ
ＥＴ２５、２６を導通状態として、書き込み用データ線
ＹW 、Ｙ W に書き込みたい状態に応じた信号を与える。
一方、データの読み出しを行うためには、読み出し用ワ
ード線ＸR にハイレベルの信号を与える。これにより、
駆動トランジスタであるＦＥＴ３が導通状態となり、出
力トランジスタであるＦＥＴ１、２を動作可能状態へ遷
移させる。ここで、ＦＥＴ２１を負荷とするインバータ
回路の出力端Ｂの電位がハイレベルで、ＦＥＴ２３を負
荷とするインバータ回路の出力端Ａの電位がロウレベル
であるとすると、ＦＥＴ１導通状態となり、ＦＥＴ２は
遮断状態となる。この結果、読み出し用データ線ＹR に
はロウレベルの電圧が現われ、読み出し用データ線Ｙ R
にはハイレベルの電圧が現われる。
の書き込みを行うためには、書き込み用ワード線ＸW に
ハイレベルの電圧を与えてトランスファゲートであるＦ
ＥＴ２５、２６を導通状態として、書き込み用データ線
ＹW 、Ｙ W に書き込みたい状態に応じた信号を与える。
一方、データの読み出しを行うためには、読み出し用ワ
ード線ＸR にハイレベルの信号を与える。これにより、
駆動トランジスタであるＦＥＴ３が導通状態となり、出
力トランジスタであるＦＥＴ１、２を動作可能状態へ遷
移させる。ここで、ＦＥＴ２１を負荷とするインバータ
回路の出力端Ｂの電位がハイレベルで、ＦＥＴ２３を負
荷とするインバータ回路の出力端Ａの電位がロウレベル
であるとすると、ＦＥＴ１導通状態となり、ＦＥＴ２は
遮断状態となる。この結果、読み出し用データ線ＹR に
はロウレベルの電圧が現われ、読み出し用データ線Ｙ R
にはハイレベルの電圧が現われる。
【００１２】このように本実施例では、データの読み出
し時には出力トランジスタであるＦＥＴ１、２が駆動ト
ランジスタであるＦＥＴ３に駆動されて、ＦＥＴ１、２
が動作可能状態にされる。これにより、ＦＥＴ１、２が
読み出し用データ線ＹR 、Ｙ R を駆動する状態となるた
め、メモリ内の少ない電荷によりデータ線を駆動する従
来回路に比べて高速で充放電が行われ、高速動作が確保
される。
し時には出力トランジスタであるＦＥＴ１、２が駆動ト
ランジスタであるＦＥＴ３に駆動されて、ＦＥＴ１、２
が動作可能状態にされる。これにより、ＦＥＴ１、２が
読み出し用データ線ＹR 、Ｙ R を駆動する状態となるた
め、メモリ内の少ない電荷によりデータ線を駆動する従
来回路に比べて高速で充放電が行われ、高速動作が確保
される。
【００１３】なお、実施例ではトランジスタの数及び信
号線数が増加するため、単位メモリセルの面積が増大す
ることになるが、比較的小規模なメモリ容量であっても
高速動作が必要である分野、例えば、ＣＰＵ内部に用い
るレジスタファイル等においては最適なものである。
号線数が増加するため、単位メモリセルの面積が増大す
ることになるが、比較的小規模なメモリ容量であっても
高速動作が必要である分野、例えば、ＣＰＵ内部に用い
るレジスタファイル等においては最適なものである。
【００１４】
【発明の効果】以上、説明したように本発明によれば、
データの読み出し時には読み出し専用のデータ線を、駆
動トランジスタの駆動を受けた出力トランジスタが駆動
することになるため、従来のメモリセル内の電荷よりは
るかに容量の大きい電荷で上記データ線の充放電がなさ
れ、高速動作を可能とする。
データの読み出し時には読み出し専用のデータ線を、駆
動トランジスタの駆動を受けた出力トランジスタが駆動
することになるため、従来のメモリセル内の電荷よりは
るかに容量の大きい電荷で上記データ線の充放電がなさ
れ、高速動作を可能とする。
【図１】本発明の実施例に係る半導体メモリ回路の構成
図。
図。
【図２】従来の半導体メモリ回路の構成図。
１、２…ＦＥＴ（出力トランジスタ） ３…ＦＥＴ（駆動トランジスタ） ２１、２３…ＦＥＴ（負荷トランジスタ） ２２、２４…ＦＥＴ（入力トランジスタ） ２５、２６…ＦＥＴ（トランスファゲート） ＸR …読み出し用ワード線 ＸW …書き込み用ワード線 ＹR 、Ｙ R …読み出し用データ線 ＹW 、Ｙ W 書き込み用データ線
Claims (1)
- 【特許請求の範囲】 【請求項１】 トランジスタと負荷素子とから構成され
るインバータ回路を２回路用いて構成されたフリップフ
ロップ回路を有する半導体メモリ回路において、 書き込むデータが現われる書き込み用データ線と、 読み出したデータが現われる読み出し用データ線と、 前記インバータ回路の出力端が接続されるとともに当該
出力端の信号に基づきインバータ回路の状態に応じた信
号が現われる電極が前記読み出し用データ線に接続され
た出力トランジスタと、 データの読み出しを制御する信号が与えられる読み出し
用ワード線と、 この読み出し用ワード線の信号に基づき前記出力トラン
ジスタを駆動する駆動トランジスタとを備えることを特
徴とする半導体メモリ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3164667A JPH0512878A (ja) | 1991-07-04 | 1991-07-04 | 半導体メモリ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3164667A JPH0512878A (ja) | 1991-07-04 | 1991-07-04 | 半導体メモリ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0512878A true JPH0512878A (ja) | 1993-01-22 |
Family
ID=15797538
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3164667A Pending JPH0512878A (ja) | 1991-07-04 | 1991-07-04 | 半導体メモリ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0512878A (ja) |
-
1991
- 1991-07-04 JP JP3164667A patent/JPH0512878A/ja active Pending
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