JPH05129526A - 半導体装置の静電気放電保護装置 - Google Patents
半導体装置の静電気放電保護装置Info
- Publication number
- JPH05129526A JPH05129526A JP4077037A JP7703792A JPH05129526A JP H05129526 A JPH05129526 A JP H05129526A JP 4077037 A JP4077037 A JP 4077037A JP 7703792 A JP7703792 A JP 7703792A JP H05129526 A JPH05129526 A JP H05129526A
- Authority
- JP
- Japan
- Prior art keywords
- electrostatic discharge
- discharge protection
- power supply
- impurity diffusion
- diffusion region
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D89/00—Aspects of integrated devices not covered by groups H10D84/00 - H10D88/00
- H10D89/60—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD]
- H10D89/601—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD] for devices having insulated gate electrodes, e.g. for IGFETs or IGBTs
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/01—Manufacture or treatment
- H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
- H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
- H10D84/013—Manufacturing their source or drain regions, e.g. silicided source or drain regions
- H10D84/0133—Manufacturing common source or drain regions between multiple IGFETs
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】
【目的】すべての電源端子（電源電圧端子や接地電圧端
子）に静電気放電によるストレス電流が発生しても、電
源雑音の発生を防止できる半導体装置の静電気放電保護
装置の提供。 【構成】入出力端子に接続される不純物拡散領域と、電
源電圧端子に接続される不純物拡散領域と、接地電圧端
子に接続される不純物拡散領域と、これらの不純物拡散
領域を離隔させるフィールド酸化膜とから構成される静
電気放電保護素子２００ｅ、２００ｆ、２００ｇ、２０
０ｈを、入出力端子Ｐ１〜Ｐ４に各々接続すると共に、
電源電圧端子Ｖｃｃ１〜Ｖｃｃ４及び接地電圧端子Ｖｓ
ｓ１〜Ｖｓｓ４に共通に接続してなる。
子）に静電気放電によるストレス電流が発生しても、電
源雑音の発生を防止できる半導体装置の静電気放電保護
装置の提供。 【構成】入出力端子に接続される不純物拡散領域と、電
源電圧端子に接続される不純物拡散領域と、接地電圧端
子に接続される不純物拡散領域と、これらの不純物拡散
領域を離隔させるフィールド酸化膜とから構成される静
電気放電保護素子２００ｅ、２００ｆ、２００ｇ、２０
０ｈを、入出力端子Ｐ１〜Ｐ４に各々接続すると共に、
電源電圧端子Ｖｃｃ１〜Ｖｃｃ４及び接地電圧端子Ｖｓ
ｓ１〜Ｖｓｓ４に共通に接続してなる。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置における静電
気放電現象（electrostatic discharge)を保護する装置
に関するもので、特に複数の電源ピンを有する半導体メ
モリ装置等に使用される静電気放電保護装置に関するも
のである。
気放電現象（electrostatic discharge)を保護する装置
に関するもので、特に複数の電源ピンを有する半導体メ
モリ装置等に使用される静電気放電保護装置に関するも
のである。
【０００２】
【従来の技術】半導体装置では、電源電圧（Ｖｃｃ）と
接地電圧（Ｖｓｓ）を基本電源として使用している。こ
れらの電圧はメモリチップに接続された電源ピンを通じ
てチップ内部に供給される。このような半導体装置の動
作電源は、半導体装置全般の低電力、高集積化の趨勢に
伴って、より低電圧とできるように改良されてきてい
る。
接地電圧（Ｖｓｓ）を基本電源として使用している。こ
れらの電圧はメモリチップに接続された電源ピンを通じ
てチップ内部に供給される。このような半導体装置の動
作電源は、半導体装置全般の低電力、高集積化の趨勢に
伴って、より低電圧とできるように改良されてきてい
る。
【０００３】この電源ピンはパッケージ外部に露出して
いるので、外部の静電気による悪影響を容易に受けるこ
とになる。その場合、チップの電源端子（Ｖｃｃ端子や
Ｖｓｓ端子）に電源雑音が発生し、これがチップの動作
に直接的に影響を及ぼす。このような現象を静電気放電
といい、ＣＭＯＳメモリチップ等における固有な特性と
して知られている。
いるので、外部の静電気による悪影響を容易に受けるこ
とになる。その場合、チップの電源端子（Ｖｃｃ端子や
Ｖｓｓ端子）に電源雑音が発生し、これがチップの動作
に直接的に影響を及ぼす。このような現象を静電気放電
といい、ＣＭＯＳメモリチップ等における固有な特性と
して知られている。
【０００４】このような静電気放電による電源雑音を抑
制するためには、静電気放電によって電源端子に発生す
るストレス電流がチップ内部に流れないように、この電
流を他の経路を通じて流してやる必要がある。
制するためには、静電気放電によって電源端子に発生す
るストレス電流がチップ内部に流れないように、この電
流を他の経路を通じて流してやる必要がある。
【０００５】以上の静電気放電の現象については、論文
“Transaction of Electron Device、１９８８．８、２
１３３ページ”に述べられており、詳細を把握すること
ができるので、これを参照されたい。
“Transaction of Electron Device、１９８８．８、２
１３３ページ”に述べられており、詳細を把握すること
ができるので、これを参照されたい。
【０００６】図３Ａ、Ｂはよく知られている静電気放電
保護装置を構成する静電気放電保護素子の構造を示す
（大韓民国特許出願第９１−１１２８号参照）。図３Ａ
は平面図、図３Ｂは図３Ａ中のＡ−Ａ′線に沿った断面
構造図を示している。両図を見ると分かるように、Ｖｃ
ｃ端子及びＶｓｓ端子に接続された金属配線３１及び２
１の下部にはｎ+ 拡散領域２０、３０が各々形成されて
いる。また、入力端子１と接続された金属配線１１も同
様に、その下部にｎ+ 拡散領域１０が形成されている。
これら金属配線１１、２１、３１は各々接触領域１２、
２２、３２を通じてその下部のｎ+ 拡散領域１０、２
０、３０に接触するようにされている。そして、３個の
ｎ+ 拡散領域１０、２０、３０は、基板５上のフィール
ド酸化膜１５によって相互に離隔されている。この基板
５はメモリ等のモノリシックＩＣが形成されている基板
である。また、これら拡散領域はｎ- 形の導電形を有す
るウェル内に形成してもよい。
保護装置を構成する静電気放電保護素子の構造を示す
（大韓民国特許出願第９１−１１２８号参照）。図３Ａ
は平面図、図３Ｂは図３Ａ中のＡ−Ａ′線に沿った断面
構造図を示している。両図を見ると分かるように、Ｖｃ
ｃ端子及びＶｓｓ端子に接続された金属配線３１及び２
１の下部にはｎ+ 拡散領域２０、３０が各々形成されて
いる。また、入力端子１と接続された金属配線１１も同
様に、その下部にｎ+ 拡散領域１０が形成されている。
これら金属配線１１、２１、３１は各々接触領域１２、
２２、３２を通じてその下部のｎ+ 拡散領域１０、２
０、３０に接触するようにされている。そして、３個の
ｎ+ 拡散領域１０、２０、３０は、基板５上のフィール
ド酸化膜１５によって相互に離隔されている。この基板
５はメモリ等のモノリシックＩＣが形成されている基板
である。また、これら拡散領域はｎ- 形の導電形を有す
るウェル内に形成してもよい。
【０００７】ｎ+ 拡散領域１０、２０、３０は該当する
端子にストレス電流が流入してきたとき、パンチスルー
現象を利用してストレス電流を導くために存在するもの
である。例えば、Ｖｃｃ端子にストレス電流が発生する
と、Ｖｃｃ端子に接続された金属配線３１の下部にある
ｎ+ 拡散領域３０と金属配線２１の下部にあるｎ+ 拡散
領域２０を通じてストレス電流は流出される。即ち、拡
散領域間のパンチスルー現象を利用したものである。
端子にストレス電流が流入してきたとき、パンチスルー
現象を利用してストレス電流を導くために存在するもの
である。例えば、Ｖｃｃ端子にストレス電流が発生する
と、Ｖｃｃ端子に接続された金属配線３１の下部にある
ｎ+ 拡散領域３０と金属配線２１の下部にあるｎ+ 拡散
領域２０を通じてストレス電流は流出される。即ち、拡
散領域間のパンチスルー現象を利用したものである。
【０００８】図３に図示された静電気放電保護素子をメ
モリチップに使用した従来例を図４に示している。これ
は、東芝（株）と三星電子（株）の設計による６４Ｋ×
１６ＤＲＡＭにおける静電気保護装置の構成を示したも
のである。図示のように、３個のＶｃｃ端子Ｖｃｃ１、
Ｖｃｃ２、Ｖｃｃ３と、３個のＶｓｓ端子Ｖｓｓ１、Ｖ
ｓｓ２、Ｖｓｓ３と、４個の入出力端子Ｐ１、Ｐ２、Ｐ
３、Ｐ４とが設けられている。そして各入出力端子に
は、保護素子２００ａ、２００ｂ、２００ｃ、２００ｄ
が図３のようにして接続されている。また、各保護素子
とＶｃｃ端子及びＶｓｓ端子との接続も図３に示すよう
になされている。
モリチップに使用した従来例を図４に示している。これ
は、東芝（株）と三星電子（株）の設計による６４Ｋ×
１６ＤＲＡＭにおける静電気保護装置の構成を示したも
のである。図示のように、３個のＶｃｃ端子Ｖｃｃ１、
Ｖｃｃ２、Ｖｃｃ３と、３個のＶｓｓ端子Ｖｓｓ１、Ｖ
ｓｓ２、Ｖｓｓ３と、４個の入出力端子Ｐ１、Ｐ２、Ｐ
３、Ｐ４とが設けられている。そして各入出力端子に
は、保護素子２００ａ、２００ｂ、２００ｃ、２００ｄ
が図３のようにして接続されている。また、各保護素子
とＶｃｃ端子及びＶｓｓ端子との接続も図３に示すよう
になされている。
【０００９】同図より分かるように、入出力端子Ｐ１に
接続された保護素子２００ａは、Ｖｃｃ１及びＶｓｓ１
に接続されている。また、入出力端子Ｐ２に接続された
保護素子２００ｂは、Ｖｓｓ２及びＶｃｃ３と、そして
保護素子２００ｃに接続されており、入出力端子Ｐ３に
接続された保護素子２００ｃは、Ｖｓｓ３及び保護素子
２００ｄにも接続されている。そして入出力端子Ｐ４に
接続された保護素子２００ｄは、Ｖｃｃ２にも接続され
ている。
接続された保護素子２００ａは、Ｖｃｃ１及びＶｓｓ１
に接続されている。また、入出力端子Ｐ２に接続された
保護素子２００ｂは、Ｖｓｓ２及びＶｃｃ３と、そして
保護素子２００ｃに接続されており、入出力端子Ｐ３に
接続された保護素子２００ｃは、Ｖｓｓ３及び保護素子
２００ｄにも接続されている。そして入出力端子Ｐ４に
接続された保護素子２００ｄは、Ｖｃｃ２にも接続され
ている。
【００１０】このような従来例においては、保護素子２
００ａを通じて、Ｖｃｃ１とＶｓｓ１に対する静電気放
電保護機能を遂行することができるが、他の端子、即ち
Ｖｃｃ２、Ｖｓｓ２、Ｖｃｃ３、Ｖｓｓ３に対してはパ
ンチスルー経路が存在しないので、静電気放電保護機能
が遂行できないことが分かる。また、保護素子２００ｂ
は、Ｖｓｓ２とＶｃｃ３については保護可能であるが、
Ｖｓｓ１、Ｖｃｃ１、Ｖｃｃ２、Ｖｓｓ３、Ｖｃｃ３に
ついては保護できない。同様に、保護素子２００ｃは、
Ｖｓｓ３とＶｃｃ３については保護可能であるが、その
他の端子については保護できず、保護素子２００ｄは、
Ｖｃｃ２とＶｓｓ３についてのみ保護可能である。
００ａを通じて、Ｖｃｃ１とＶｓｓ１に対する静電気放
電保護機能を遂行することができるが、他の端子、即ち
Ｖｃｃ２、Ｖｓｓ２、Ｖｃｃ３、Ｖｓｓ３に対してはパ
ンチスルー経路が存在しないので、静電気放電保護機能
が遂行できないことが分かる。また、保護素子２００ｂ
は、Ｖｓｓ２とＶｃｃ３については保護可能であるが、
Ｖｓｓ１、Ｖｃｃ１、Ｖｃｃ２、Ｖｓｓ３、Ｖｃｃ３に
ついては保護できない。同様に、保護素子２００ｃは、
Ｖｓｓ３とＶｃｃ３については保護可能であるが、その
他の端子については保護できず、保護素子２００ｄは、
Ｖｃｃ２とＶｓｓ３についてのみ保護可能である。
【００１１】ところが、高集積のメモリ装置で多数の電
源ピンが使用される場合、複数の電源端子で一斉にスト
レス電流が発生する可能性があり、このような場合でも
保護できるようにしなければならないが、上記のような
従来例では、すべての端子に対する静電気放電保護機能
を達成できないという問題がある。
源ピンが使用される場合、複数の電源端子で一斉にスト
レス電流が発生する可能性があり、このような場合でも
保護できるようにしなければならないが、上記のような
従来例では、すべての端子に対する静電気放電保護機能
を達成できないという問題がある。
【００１２】
【発明が解決しようとする課題】したがって本発明の目
的は、多数の電源ピンをもつ半導体装置におけるすべて
の入出力端子や電源端子に対して一斉に静電気放電保護
が可能な装置を提供することにある。
的は、多数の電源ピンをもつ半導体装置におけるすべて
の入出力端子や電源端子に対して一斉に静電気放電保護
が可能な装置を提供することにある。
【００１３】
【課題を解決するための手段】このような目的を達成す
るために本発明は、基板に形成された集積回路に対する
入出力端子、電源電圧端子、及び接地電圧端子を備えて
なる半導体装置の静電気放電保護装置において、各入出
力端子に各々接続されるようにして基板に形成された第
１不純物拡散領域と、各電源電圧端子に共通に接続され
ると共に、第１不純物拡散領域と離隔するようにして基
板に形成された第２不純物拡散領域と、各接地電圧端子
に共通に接続されると共に、第１不純物拡散領域及び第
２不純物拡散領域と離隔するようにして基板に形成され
た第３不純物拡散領域とから構成されることを特徴とす
る。
るために本発明は、基板に形成された集積回路に対する
入出力端子、電源電圧端子、及び接地電圧端子を備えて
なる半導体装置の静電気放電保護装置において、各入出
力端子に各々接続されるようにして基板に形成された第
１不純物拡散領域と、各電源電圧端子に共通に接続され
ると共に、第１不純物拡散領域と離隔するようにして基
板に形成された第２不純物拡散領域と、各接地電圧端子
に共通に接続されると共に、第１不純物拡散領域及び第
２不純物拡散領域と離隔するようにして基板に形成され
た第３不純物拡散領域とから構成されることを特徴とす
る。
【００１４】このような静電気放電保護装置の第１、第
２、及び第３不純物拡散領域を離隔させるには、基板に
形成したフィールド酸化膜を用いるとよい。
２、及び第３不純物拡散領域を離隔させるには、基板に
形成したフィールド酸化膜を用いるとよい。
【００１５】
【作用】以上のようにすることで、例えすべての端子に
一斉に静電気放電現象が起こったとしても、電源端子が
何れの静電気放電保護素子にも接続されているので、そ
の保護機能が達成できるようになる。
一斉に静電気放電現象が起こったとしても、電源端子が
何れの静電気放電保護素子にも接続されているので、そ
の保護機能が達成できるようになる。
【００１６】
【実施例】以下、本発明による静電気放電保護装置を添
付の図面を参照して詳細に説明する。図１は本発明によ
る静電気放電保護装置の概略構成を示す。尚、従来例と
同様の部分には同じ符号を付し、また本発明による静電
気放電保護装置以外の部分は従来のものと同様であるの
で、その説明は省略する。
付の図面を参照して詳細に説明する。図１は本発明によ
る静電気放電保護装置の概略構成を示す。尚、従来例と
同様の部分には同じ符号を付し、また本発明による静電
気放電保護装置以外の部分は従来のものと同様であるの
で、その説明は省略する。
【００１７】図示のように、すべてのＶｃｃ端子Ｖｃｃ
１、Ｖｃｃ２、Ｖｃｃ３、及びＶｓｓ端子Ｖｓｓ１、Ｖ
ｓｓ２、Ｖｓｓ３と保護素子２００ｅ、２００ｆ、２０
０ｇ、２００ｈとが共通に接続されている。
１、Ｖｃｃ２、Ｖｃｃ３、及びＶｓｓ端子Ｖｓｓ１、Ｖ
ｓｓ２、Ｖｓｓ３と保護素子２００ｅ、２００ｆ、２０
０ｇ、２００ｈとが共通に接続されている。
【００１８】即ち、Ｖｃｃ１、Ｖｃｃ２、Ｖｃｃ３は、
保護素子２００ｅ、２００ｆ、２００ｇ、２００ｈの各
Ｖｃｃ用ｎ+ 拡散領域〔図３Ｂの３０〕に金属配線３１
を介して共通に接続されており、そしてＶｓｓ１、Ｖｓ
ｓ２、Ｖｓｓ３は、保護素子２００ｅ、２００ｆ、２０
０ｇ、２００ｈの各Ｖｓｓ用ｎ+ 拡散領域〔図３Ｂの２
０〕に金属配線２１を介して共通に接続されている。し
たがって、集積回路４００内のすべての電源端子とチッ
プ内のすべての保護素子との間にパンチスルー経路が形
成されているので、例えすべての電源端子にストレス電
流が発生しても、静電気放電に対する保護機能を遂行で
きることが分かる。電源端子がさらに多くチップ内に設
置されても同様である。
保護素子２００ｅ、２００ｆ、２００ｇ、２００ｈの各
Ｖｃｃ用ｎ+ 拡散領域〔図３Ｂの３０〕に金属配線３１
を介して共通に接続されており、そしてＶｓｓ１、Ｖｓ
ｓ２、Ｖｓｓ３は、保護素子２００ｅ、２００ｆ、２０
０ｇ、２００ｈの各Ｖｓｓ用ｎ+ 拡散領域〔図３Ｂの２
０〕に金属配線２１を介して共通に接続されている。し
たがって、集積回路４００内のすべての電源端子とチッ
プ内のすべての保護素子との間にパンチスルー経路が形
成されているので、例えすべての電源端子にストレス電
流が発生しても、静電気放電に対する保護機能を遂行で
きることが分かる。電源端子がさらに多くチップ内に設
置されても同様である。
【００１９】図２は、図１のような構成とされた静電気
放電保護装置を１６ＭＤＲＡＭに適用した場合の実施例
である。２０個の入出力端子に各々図３のような形態で
接続された２０個の保護素子２０１、２０２、・・・２
２０のすべてが、Ｖｃｃ１、Ｖｃｃ２、Ｖｓｓ１、Ｖｓ
ｓ２に配線２２１、２３１を介して共通に接続されてい
る。
放電保護装置を１６ＭＤＲＡＭに適用した場合の実施例
である。２０個の入出力端子に各々図３のような形態で
接続された２０個の保護素子２０１、２０２、・・・２
２０のすべてが、Ｖｃｃ１、Ｖｃｃ２、Ｖｓｓ１、Ｖｓ
ｓ２に配線２２１、２３１を介して共通に接続されてい
る。
【００２０】したがって、電源端子の中の一つ或いは複
数又はすべての電源端子でストレス電流が発生しても、
その位置や個数に関係なく静電気放電保護機能を遂行す
ることができる。
数又はすべての電源端子でストレス電流が発生しても、
その位置や個数に関係なく静電気放電保護機能を遂行す
ることができる。
【００２１】この実施例は、４個の電源端子に対するも
のであるが、電源端子が幾つであっても同様の構成を用
いることで保護機能を遂行できる。但し、この場合に
は、保護素子と電源端子を接続する際、電源雑音による
影響を最小にするために配線の厚さを最適化することを
考慮にいれなければならない。
のであるが、電源端子が幾つであっても同様の構成を用
いることで保護機能を遂行できる。但し、この場合に
は、保護素子と電源端子を接続する際、電源雑音による
影響を最小にするために配線の厚さを最適化することを
考慮にいれなければならない。
【００２２】
【発明の効果】以上述べてきたように本発明は、半導体
装置において、すべての電源端子で発生する静電気放電
によるストレス電流を一括的に処理して回路を保護する
ことができるので、静電気放電による電源雑音に対して
従来より安定した信頼性の高い半導体メモリ装置を実現
できる効果がある。
装置において、すべての電源端子で発生する静電気放電
によるストレス電流を一括的に処理して回路を保護する
ことができるので、静電気放電による電源雑音に対して
従来より安定した信頼性の高い半導体メモリ装置を実現
できる効果がある。
【図１】本発明による静電気放電保護装置の構成図。
【図２】本発明による静電気放電保護装置を１６ＭＤＲ
ＡＭに適用した場合の構成図。
ＡＭに適用した場合の構成図。
【図３】半導体装置に使用される静電気放電保護素子の
構造を示す平面図及びその断面図。
構造を示す平面図及びその断面図。
【図４】従来の静電気放電保護装置の構成図。
１０ ｎ+ 拡散領域（第１不純物拡散領域） ２０ ｎ+ 拡散領域（第２不純物拡散領域） ３０ ｎ+ 拡散領域（第３不純物拡散領域） １１ （入出力端子用）金属配線 ２１ （接地電圧端子用）金属配線 ３１ （電源電圧端子用）金属配線 Ｐ１〜Ｐ４ 入出力端子 Ｖｃｃ１〜Ｖｃｃ３ 電源電圧端子 Ｖｓｓ１〜Ｖｓｓ３ 接地電圧端子 ２００ｅ〜２００ｈ 静電気放電保護素子
Claims (10)
- 【請求項１】 基板に形成された集積回路に対する入出
力端子、電源電圧端子、及び接地電圧端子を備えてなる
半導体装置の静電気放電保護装置において、 各入出力端子に各々接続されるようにして基板に形成さ
れた第１不純物拡散領域と、各電源電圧端子に共通に接
続されると共に、第１不純物拡散領域と離隔するように
して基板に形成された第２不純物拡散領域と、各接地電
圧端子に共通に接続されると共に、第１不純物拡散領域
及び第２不純物拡散領域と離隔するようにして基板に形
成された第３不純物拡散領域とを備えたことを特徴とす
る静電気放電保護装置。 - 【請求項２】 第１、第２及び第３不純物拡散領域が同
じ導電形である請求項１記載の静電気放電保護装置。 - 【請求項３】 第１導電形の基板に形成された集積回路
に対する入出力端子、電源電圧端子、及び接地電圧端子
を備えてなる半導体装置の静電気放電保護装置におい
て、 各入出力端子に各々接続されるようにして基板に形成さ
れた第２導電形の第１不純物拡散領域と、各電源電圧端
子に共通に接続されるようにして基板に形成された第２
導電形の第２不純物拡散領域と、各接地電圧端子に共通
に接続されるようにして基板に形成された第２導電形の
第３不純物拡散領域と、第１、第２、及び第３不純物拡
散領域を相互に所定距離離隔させるように基板に形成さ
れたフィールド酸化膜とを備えたことを特徴とする静電
気放電保護装置。 - 【請求項４】 第１不純物拡散領域が金属によって入出
力端子と接続される請求項３記載の静電気放電保護装
置。 - 【請求項５】 第２不純物拡散領域が金属によって電源
電圧端子と接続される請求項３記載の静電気放電保護装
置。 - 【請求項６】 第３不純物拡散領域が金属によって接地
電圧端子と接続される請求項３記載の静電気放電保護装
置。 - 【請求項７】 第１、第２、又は第３不純物拡散領域の
何れか又は全てが第２導電形のウェル内に形成される請
求項３記載の静電気放電保護装置。 - 【請求項８】 基板に形成された集積回路に対する入出
力端子、電源電圧端子、及び接地電圧端子を備えてなる
半導体装置の静電気放電保護装置において、 各入出力端子に各々接続させて設けられた静電気放電保
護素子に、各電源電圧端子及び各接地電圧端子を共通に
接続するようにしたことを特徴とする静電気放電保護装
置。 - 【請求項９】 電源電圧端子が金属配線を介して静電気
放電保護素子に接続されているる請求項８記載の静電気
放電保護装置。 - 【請求項１０】 接地電圧端子が金属配線を介して静電
気放電保護素子に接続されている請求項８記載の静電気
放電保護装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR16125/1991 | 1991-09-16 | ||
| KR1019910016125A KR940009605B1 (ko) | 1991-09-16 | 1991-09-16 | 반도체 메모리의 정전방전 보호장치 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05129526A true JPH05129526A (ja) | 1993-05-25 |
| JPH077820B2 JPH077820B2 (ja) | 1995-01-30 |
Family
ID=19319990
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4077037A Expired - Fee Related JPH077820B2 (ja) | 1991-09-16 | 1992-03-31 | 半導体装置の静電気放電保護装置 |
Country Status (4)
| Country | Link |
|---|---|
| JP (1) | JPH077820B2 (ja) |
| KR (1) | KR940009605B1 (ja) |
| DE (1) | DE4207010C2 (ja) |
| GB (1) | GB2259606B (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003031669A (ja) | 2001-07-13 | 2003-01-31 | Ricoh Co Ltd | 半導体装置 |
Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59100550A (ja) * | 1982-11-30 | 1984-06-09 | Mitsubishi Electric Corp | 半導体装置 |
| JPS6153761A (ja) * | 1984-08-24 | 1986-03-17 | Hitachi Ltd | 半導体装置 |
| JPS63260161A (ja) * | 1987-04-17 | 1988-10-27 | Nec Corp | 半導体入力保護装置 |
| JPH02111064A (ja) * | 1988-10-20 | 1990-04-24 | Nec Corp | モノリシックｉｃの静電破壊保護回路 |
| JPH02240959A (ja) * | 1989-03-14 | 1990-09-25 | Toshiba Corp | 半導体装置 |
| JPH03180052A (ja) * | 1989-12-08 | 1991-08-06 | Nec Corp | 半導体集積回路 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4819047A (en) * | 1987-05-15 | 1989-04-04 | Advanced Micro Devices, Inc. | Protection system for CMOS integrated circuits |
| US4870530A (en) * | 1988-06-27 | 1989-09-26 | Advanced Micro Devices, Inc. | Electrostatic discharge protection circuitry for any two external pins of an I.C. package |
| JPH065705B2 (ja) * | 1989-08-11 | 1994-01-19 | 株式会社東芝 | 半導体集積回路装置 |
| KR920015549A (ko) * | 1991-01-23 | 1992-08-27 | 김광호 | 반도체소자의 정전방전 보호장치 |
-
1991
- 1991-09-16 KR KR1019910016125A patent/KR940009605B1/ko not_active Expired - Fee Related
-
1992
- 1992-03-05 DE DE4207010A patent/DE4207010C2/de not_active Expired - Fee Related
- 1992-03-31 JP JP4077037A patent/JPH077820B2/ja not_active Expired - Fee Related
- 1992-03-31 GB GB9207050A patent/GB2259606B/en not_active Expired - Fee Related
Patent Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59100550A (ja) * | 1982-11-30 | 1984-06-09 | Mitsubishi Electric Corp | 半導体装置 |
| JPS6153761A (ja) * | 1984-08-24 | 1986-03-17 | Hitachi Ltd | 半導体装置 |
| JPS63260161A (ja) * | 1987-04-17 | 1988-10-27 | Nec Corp | 半導体入力保護装置 |
| JPH02111064A (ja) * | 1988-10-20 | 1990-04-24 | Nec Corp | モノリシックｉｃの静電破壊保護回路 |
| JPH02240959A (ja) * | 1989-03-14 | 1990-09-25 | Toshiba Corp | 半導体装置 |
| JPH03180052A (ja) * | 1989-12-08 | 1991-08-06 | Nec Corp | 半導体集積回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR940009605B1 (ko) | 1994-10-15 |
| DE4207010C2 (de) | 1999-01-14 |
| GB9207050D0 (en) | 1992-05-13 |
| DE4207010A1 (de) | 1993-03-25 |
| GB2259606A (en) | 1993-03-17 |
| GB2259606B (en) | 1996-01-17 |
| JPH077820B2 (ja) | 1995-01-30 |
| KR930006902A (ko) | 1993-04-22 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US10366980B2 (en) | Semiconductor integrated circuit device | |
| US4994874A (en) | Input protection circuit for semiconductor integrated circuit device | |
| EP0782192A1 (en) | Electrostatic discharge structure of semiconductor device | |
| EP0488340B1 (en) | Semiconductor device having input protection circuit | |
| US5875086A (en) | Semiconductor integrated circuit device equipped with protective system for directly discharging surge voltage from pad to discharge line | |
| KR100222078B1 (ko) | 최소면적에 형성되는 정전기 보호 회로 | |
| EP0774785A2 (en) | Electrostatic protection devices for protecting semiconductor integrated circuitry | |
| TW550784B (en) | Semiconductor integrated circuit device, package substrate device and the cutting method of the wire of package substrate device | |
| JPH056958A (ja) | 半導体装置 | |
| EP0424394B1 (en) | Means for reducing damage to jfets from electrostatic discharge events | |
| JPH0228362A (ja) | 半導体集積回路装置 | |
| US20030230781A1 (en) | Semiconductor device | |
| JPH077820B2 (ja) | 半導体装置の静電気放電保護装置 | |
| US6583475B2 (en) | Semiconductor device | |
| JPH0494161A (ja) | 集積回路用入出力保護装置 | |
| JP2780289B2 (ja) | 半導体装置 | |
| JPH06252362A (ja) | 半導体集積回路 | |
| JP3006627B2 (ja) | 過電圧保護回路 | |
| KR0158626B1 (ko) | 전원단자의 정전기 보호회로 | |
| JP3134443B2 (ja) | 半導体入力保護装置 | |
| KR100494143B1 (ko) | 반도체장치의 필드트랜지스터 구조 | |
| JPH04249373A (ja) | 半導体素子の静電放電保護装置 | |
| JPH09321149A (ja) | 入出力保護回路を有する半導体装置 | |
| JPH04354158A (ja) | 半導体素子 | |
| JPH03218678A (ja) | 半導体集積装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080130 Year of fee payment: 13 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090130 Year of fee payment: 14 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090130 Year of fee payment: 14 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100130 Year of fee payment: 15 |
|
| LAPS | Cancellation because of no payment of annual fees |