JPH05129938A - 位相固定装置 - Google Patents
位相固定装置Info
- Publication number
- JPH05129938A JPH05129938A JP3285331A JP28533191A JPH05129938A JP H05129938 A JPH05129938 A JP H05129938A JP 3285331 A JP3285331 A JP 3285331A JP 28533191 A JP28533191 A JP 28533191A JP H05129938 A JPH05129938 A JP H05129938A
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- JP
- Japan
- Prior art keywords
- clock signal
- phase
- clock
- signal
- output
- Prior art date
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- Pending
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】 （修正有）
【目的】 内部生成クロック信号の位相を外部クロック
信号の位相に合せる。位相制御系の振動を防ぐ。 【構成】 クロック発生器１１より出力される内部クロ
ック信号１０１の時間位相を順次遅延させ、遅延クロッ
ク信号１０２および１０３を出力する２個の縦続接続さ
れた遅延器１２および１３と、クロック信号１０１、１
０２および１０３と、外部クロック信号１０４の時間位
相差を比較照合し、クロック信号１０２の時間位相を基
準として、クロック信号１０１の時間位相変位量を設定
するＵＰコントロール信号１０５およびＤＯＷＮコント
ロール信号１０６を、クロック発生器１１に対して出力
する位相比較器１４とを備える。クロック信号１０２
は、外部から入力されるクロック信号１０４に対して、
時間位相差が適正な範囲内に保持されて、出力される。
信号の位相に合せる。位相制御系の振動を防ぐ。 【構成】 クロック発生器１１より出力される内部クロ
ック信号１０１の時間位相を順次遅延させ、遅延クロッ
ク信号１０２および１０３を出力する２個の縦続接続さ
れた遅延器１２および１３と、クロック信号１０１、１
０２および１０３と、外部クロック信号１０４の時間位
相差を比較照合し、クロック信号１０２の時間位相を基
準として、クロック信号１０１の時間位相変位量を設定
するＵＰコントロール信号１０５およびＤＯＷＮコント
ロール信号１０６を、クロック発生器１１に対して出力
する位相比較器１４とを備える。クロック信号１０２
は、外部から入力されるクロック信号１０４に対して、
時間位相差が適正な範囲内に保持されて、出力される。
Description
【０００１】
【産業上の利用分野】本発明は位相固定装置に関し、特
にデジタル処理により位相を設定する位相固定装置に関
する。
にデジタル処理により位相を設定する位相固定装置に関
する。
【０００２】
【従来の技術】従来の位相固定装置のブロック図を図３
に示す。図３に示されるように、本従来例は、クロック
発生器３１と、位相比較器３２と、計数カウンタ３３と
により構成されている。
に示す。図３に示されるように、本従来例は、クロック
発生器３１と、位相比較器３２と、計数カウンタ３３と
により構成されている。
【０００３】図３において、クロック発生器３１におい
て生成され出力されるクロック信号３０１は、計数カウ
ンタ３３より出力されるＵＰコントロール信号３０４お
よびＤＯＷＮコントロール信号３０５により、その位相
が制御される。このクロック信号３０１は位相比較器３
２に入力されて、外部より入力されるクロック信号３０
２と位相比較され、これらのクロック信号間の位相情報
信号３０３が出力されて計数カウンタ３３に入力され
る。計数カウンタ３３においては、位相情報信号のレベ
ル（“０”または“１”）によりアップカウント
（“０”レベルの時）またはダウンカウント（“１”レ
ベルの時）が行われ、通常は、制御系における振動防止
用として、制御系にヒステリシスを持たせるために、当
該カウンタ値が所定値を越えて、連続して一方向に或る
回数（通常２回また３回）カウントが推移したところで
始めて前記コントロール信号が出力されて、アップカウ
ントの場合にはＵＰコントロール信号３０４がオンとな
って出力され、ダウンカウントの場合にはＤＯＷＮコン
トロール信号３０５がオンとなって出力されて、クロッ
ク発生器３１に送られる。このようにして、クロック発
生器３１より出力されるクロック信号３０１は、ＵＰコ
ントロール信号３０４により位相が進められ、ＤＯＷＮ
コントロール信号３０５により位相が遅らせられて出力
される。従って、クロック発生器３１より出力されるク
ロック信号３０１は、外部から入力されるクロック信号
３０２の位相と同位相となるように制御され、外部に出
力される。
て生成され出力されるクロック信号３０１は、計数カウ
ンタ３３より出力されるＵＰコントロール信号３０４お
よびＤＯＷＮコントロール信号３０５により、その位相
が制御される。このクロック信号３０１は位相比較器３
２に入力されて、外部より入力されるクロック信号３０
２と位相比較され、これらのクロック信号間の位相情報
信号３０３が出力されて計数カウンタ３３に入力され
る。計数カウンタ３３においては、位相情報信号のレベ
ル（“０”または“１”）によりアップカウント
（“０”レベルの時）またはダウンカウント（“１”レ
ベルの時）が行われ、通常は、制御系における振動防止
用として、制御系にヒステリシスを持たせるために、当
該カウンタ値が所定値を越えて、連続して一方向に或る
回数（通常２回また３回）カウントが推移したところで
始めて前記コントロール信号が出力されて、アップカウ
ントの場合にはＵＰコントロール信号３０４がオンとな
って出力され、ダウンカウントの場合にはＤＯＷＮコン
トロール信号３０５がオンとなって出力されて、クロッ
ク発生器３１に送られる。このようにして、クロック発
生器３１より出力されるクロック信号３０１は、ＵＰコ
ントロール信号３０４により位相が進められ、ＤＯＷＮ
コントロール信号３０５により位相が遅らせられて出力
される。従って、クロック発生器３１より出力されるク
ロック信号３０１は、外部から入力されるクロック信号
３０２の位相と同位相となるように制御され、外部に出
力される。
【０００４】
【発明が解決しようとする課題】上述した従来の位相固
定装置においては、クロック発生器による内部生成クロ
ック信号と、外部より入力されるクロック信号との位相
比較が行われているのみであり、従って、位相比較結果
としては進むか遅れるかの二通りしかなく、この位相比
較結果を介して位相制御する場合には、クロック発生器
より出力されるクロック信号の位相に振動が生じ易いと
いう欠点がある。
定装置においては、クロック発生器による内部生成クロ
ック信号と、外部より入力されるクロック信号との位相
比較が行われているのみであり、従って、位相比較結果
としては進むか遅れるかの二通りしかなく、この位相比
較結果を介して位相制御する場合には、クロック発生器
より出力されるクロック信号の位相に振動が生じ易いと
いう欠点がある。
【０００５】また、この位相振動を防止するために、位
相比較器の出力レベル状態によりアップカウントまたは
ダウンカウントする計数カウンタを接続し、数回同一方
向のカウント動作が推移したところで制御を行うよう
に、位相制御にヒステリシスをもたせた場合には、数回
推移した時点より制御作用が開始されるために、クロッ
ク発生器に対する制御回数が位相比較回数に比較して減
少する結果となり、追従周波数範囲が狭くなるという欠
点がある。
相比較器の出力レベル状態によりアップカウントまたは
ダウンカウントする計数カウンタを接続し、数回同一方
向のカウント動作が推移したところで制御を行うよう
に、位相制御にヒステリシスをもたせた場合には、数回
推移した時点より制御作用が開始されるために、クロッ
ク発生器に対する制御回数が位相比較回数に比較して減
少する結果となり、追従周波数範囲が狭くなるという欠
点がある。
【０００６】
【課題を解決するための手段】本発明の位相固定装置
は、内部クロック信号と、外部より入力される外部クロ
ック信号との間の位相差を検出し、前記外部クロック信
号の位相に合致するように、前記内部クロック信号の位
相を制御調整して、位相固定されたクロック信号として
出力する位相固定装置において、前記内部クロック信号
を生成して出力するクロック発生器と、前記クロック発
生器より出力されるクロック信号の時間位相を順次遅延
させ、前記位相固定されたクロック信号を含むＮ個の遅
延クロック信号を出力するＮ（Ｎは正整数）個の縦続接
続された遅延器と、前記クロック発生器および前記Ｎ個
の遅延器より出力される複数の内部クロック信号と、前
記外部クロック信号とを入力して、当該外部クロック信
号と前記複数の内部クロック信号との時間位相差を比較
照合し、前記位相固定されたクロック信号の時間位相を
基準として、前記クロック発生器から出力される内部ク
ロック信号の時間位相変位量を設定する制御信号を、当
該クロック発生器に対して出力する位相比較器とを備え
て構成される。
は、内部クロック信号と、外部より入力される外部クロ
ック信号との間の位相差を検出し、前記外部クロック信
号の位相に合致するように、前記内部クロック信号の位
相を制御調整して、位相固定されたクロック信号として
出力する位相固定装置において、前記内部クロック信号
を生成して出力するクロック発生器と、前記クロック発
生器より出力されるクロック信号の時間位相を順次遅延
させ、前記位相固定されたクロック信号を含むＮ個の遅
延クロック信号を出力するＮ（Ｎは正整数）個の縦続接
続された遅延器と、前記クロック発生器および前記Ｎ個
の遅延器より出力される複数の内部クロック信号と、前
記外部クロック信号とを入力して、当該外部クロック信
号と前記複数の内部クロック信号との時間位相差を比較
照合し、前記位相固定されたクロック信号の時間位相を
基準として、前記クロック発生器から出力される内部ク
ロック信号の時間位相変位量を設定する制御信号を、当
該クロック発生器に対して出力する位相比較器とを備え
て構成される。
【０００７】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【０００８】図１は本発明の第１の実施例を示すブロッ
ク図である。図１に示されるように、本実施例は、クロ
ック発生器１１と、遅延器１２および１３と、位相比較
器１４とを備えて構成される。
ク図である。図１に示されるように、本実施例は、クロ
ック発生器１１と、遅延器１２および１３と、位相比較
器１４とを備えて構成される。
【０００９】図１において、遅延器１２および１３の遅
延時間位相量は、その最大値は共にＤであり、クロック
発生器１１において生成されて出力されるクロック信号
１０１の最大時間位相制御量は、上記の遅延時間位相量
Ｄの値に等しく設定されている。クロック発生器１１よ
り出力されたクロック信号１０１は、直接位相比較器１
４に入力されるとともに、遅延器１２に入力されてＤの
時間位相遅延を受けてクロック信号１０２として出力さ
れ、遅延器１３および位相比較器１４に入力されるとと
もに、本位相固定装置のクロック信号として外部に出力
される。遅延器１３において、Ｄの時間位相遅延を受け
て出力されるクロック信号１０３は、そのまま位相比較
器１４に入力される。位相比較器１４においては、クロ
ック信号１０１、１０２および１０３と、外部より入力
されるクロック信号１０４の入力に対応して、クロック
信号１０１、１０２および１０３の時間位相が、それぞ
れ外部より入力されるクロック信号１０４の時間位相と
比較されて、それぞれの位相比較結果の組合せにより、
ＵＰコントロール信号１０５およびＤＯＷＮコントロー
ル信号１０６が出力されて、クロック発生器１１に送ら
れる。
延時間位相量は、その最大値は共にＤであり、クロック
発生器１１において生成されて出力されるクロック信号
１０１の最大時間位相制御量は、上記の遅延時間位相量
Ｄの値に等しく設定されている。クロック発生器１１よ
り出力されたクロック信号１０１は、直接位相比較器１
４に入力されるとともに、遅延器１２に入力されてＤの
時間位相遅延を受けてクロック信号１０２として出力さ
れ、遅延器１３および位相比較器１４に入力されるとと
もに、本位相固定装置のクロック信号として外部に出力
される。遅延器１３において、Ｄの時間位相遅延を受け
て出力されるクロック信号１０３は、そのまま位相比較
器１４に入力される。位相比較器１４においては、クロ
ック信号１０１、１０２および１０３と、外部より入力
されるクロック信号１０４の入力に対応して、クロック
信号１０１、１０２および１０３の時間位相が、それぞ
れ外部より入力されるクロック信号１０４の時間位相と
比較されて、それぞれの位相比較結果の組合せにより、
ＵＰコントロール信号１０５およびＤＯＷＮコントロー
ル信号１０６が出力されて、クロック発生器１１に送ら
れる。
【００１０】この場合、図２（ａ）、（ｂ）、（ｃ）お
よび（ｄ）に示されるように、クロック信号１０１、１
０２および１０３に対して、外部より入力されるクロッ
ク信号１０４の立上りのタイミングがＴ1 の場合には、
クロック信号１０１、１０２および１０３が共にクロッ
ク信号１０４よりも遅れており、本回路の出力となるク
ロック信号１０２の時間位相がＤ以上遅れているため
に、位相比較器１４においては、内部生成されるクロッ
ク信号１０１の時間位相をＤ進めるように、ＵＰコント
ロール信号１０５がオンとなってクロック発生器１１に
入力される。また、クロック信号１０４の立上りタイミ
ングがＴ2 の場合には、位相比較器１４においては、ク
ロック信号１０２とクロック信号１０４との時間位相差
がＤ以内に収まっているため、ＵＰコントロール信号１
０５およびＤＯＷＮコントロール信号１０６の何れのコ
ントロール信号もオンとはならず、従って、クロック発
生器１１に対する位相制御作用は行われない。そして、
クロック信号１０４の立上りタイミングがＴ3 の場合に
は、クロック信号１０１、１０２および１０３の各クロ
ック信号が、外部より入力されるクロック信号１０４に
対して時間位相が進んでおり、本回路の出力となるクロ
ック信号１０２の時間位相が、クロック信号１０４に対
してＤ以上進んでいるために、位相比較器１４において
は、ＤＯＷＮコントロール信号１０６がオンとなり、ク
ロック発生器１１に入力されて、クロック信号１０１の
時間位相を遅延させるように制御作用が行われる。
よび（ｄ）に示されるように、クロック信号１０１、１
０２および１０３に対して、外部より入力されるクロッ
ク信号１０４の立上りのタイミングがＴ1 の場合には、
クロック信号１０１、１０２および１０３が共にクロッ
ク信号１０４よりも遅れており、本回路の出力となるク
ロック信号１０２の時間位相がＤ以上遅れているため
に、位相比較器１４においては、内部生成されるクロッ
ク信号１０１の時間位相をＤ進めるように、ＵＰコント
ロール信号１０５がオンとなってクロック発生器１１に
入力される。また、クロック信号１０４の立上りタイミ
ングがＴ2 の場合には、位相比較器１４においては、ク
ロック信号１０２とクロック信号１０４との時間位相差
がＤ以内に収まっているため、ＵＰコントロール信号１
０５およびＤＯＷＮコントロール信号１０６の何れのコ
ントロール信号もオンとはならず、従って、クロック発
生器１１に対する位相制御作用は行われない。そして、
クロック信号１０４の立上りタイミングがＴ3 の場合に
は、クロック信号１０１、１０２および１０３の各クロ
ック信号が、外部より入力されるクロック信号１０４に
対して時間位相が進んでおり、本回路の出力となるクロ
ック信号１０２の時間位相が、クロック信号１０４に対
してＤ以上進んでいるために、位相比較器１４において
は、ＤＯＷＮコントロール信号１０６がオンとなり、ク
ロック発生器１１に入力されて、クロック信号１０１の
時間位相を遅延させるように制御作用が行われる。
【００１１】即ち、本実施例より外部に出力されるクロ
ック信号１０２は、外部から入力されるクロック信号１
０４に対して、時間位相差が±Ｄ以内の誤差において位
相固定されたクロック信号として出力される。
ック信号１０２は、外部から入力されるクロック信号１
０４に対して、時間位相差が±Ｄ以内の誤差において位
相固定されたクロック信号として出力される。
【００１２】次に、本発明の第２の実施例について説明
する。図３は、本実施例を示すブロック図である。図２
に示されるように、本実施例は、クロック発生器２１
と、遅延器２２、２３、２４および２５と、位相比較器
２６とを備えて構成される。
する。図３は、本実施例を示すブロック図である。図２
に示されるように、本実施例は、クロック発生器２１
と、遅延器２２、２３、２４および２５と、位相比較器
２６とを備えて構成される。
【００１３】図２において、遅延器２２、２３、２４お
よび２５の遅延時間位相量は、その最大値は共にＤであ
り、クロック発生器２１において生成されて出力される
クロック信号２０１の最大時間位相制御量は、上記の遅
延時間位相量Ｄの値の２倍の２Ｄに設定されている。ク
ロック発生器２１より出力されたクロック信号２０１
は、直接位相比較器２６に入力されるとともに、遅延器
２２に入力されてＤの時間位相遅延を受けてクロック信
号２０２として出力され、遅延器２３および位相比較器
２６に入力される。遅延器２３において、Ｄの時間位相
遅延を受けて出力されるクロック信号２０３は、遅延器
２４および位相比較器２６に入力されるとともに、本位
相固定装置のクロック信号として外部に出力される。遅
延器２４において、Ｄの時間位相遅延を受けて出力され
るクロック信号２０４は、遅延器２５および位相比較器
２６に入力される。
よび２５の遅延時間位相量は、その最大値は共にＤであ
り、クロック発生器２１において生成されて出力される
クロック信号２０１の最大時間位相制御量は、上記の遅
延時間位相量Ｄの値の２倍の２Ｄに設定されている。ク
ロック発生器２１より出力されたクロック信号２０１
は、直接位相比較器２６に入力されるとともに、遅延器
２２に入力されてＤの時間位相遅延を受けてクロック信
号２０２として出力され、遅延器２３および位相比較器
２６に入力される。遅延器２３において、Ｄの時間位相
遅延を受けて出力されるクロック信号２０３は、遅延器
２４および位相比較器２６に入力されるとともに、本位
相固定装置のクロック信号として外部に出力される。遅
延器２４において、Ｄの時間位相遅延を受けて出力され
るクロック信号２０４は、遅延器２５および位相比較器
２６に入力される。
【００１４】位相比較器２６においては、クロック信号
２０１、２０２、２０３、２０４および２０５と、外部
より入力されるクロック信号２０６の入力に対応して、
クロック信号２０１、２０２、２０３、２０４および２
０５の時間位相が、それぞれ外部より入力されるクロッ
ク信号２０６の時間位相と比較されて、それぞれの位相
比較結果の組合せにより、ＵＰコントロール信号（１）
２０７およびＵＰコントロール信号（２）２０８、また
はＤＯＷＮコントロール信号（１）２０９およびＤＯＷ
Ｎコントロール信号（２）２１０が出力されて、クロッ
ク発生器２１に送られる。
２０１、２０２、２０３、２０４および２０５と、外部
より入力されるクロック信号２０６の入力に対応して、
クロック信号２０１、２０２、２０３、２０４および２
０５の時間位相が、それぞれ外部より入力されるクロッ
ク信号２０６の時間位相と比較されて、それぞれの位相
比較結果の組合せにより、ＵＰコントロール信号（１）
２０７およびＵＰコントロール信号（２）２０８、また
はＤＯＷＮコントロール信号（１）２０９およびＤＯＷ
Ｎコントロール信号（２）２１０が出力されて、クロッ
ク発生器２１に送られる。
【００１５】この場合、図４（ａ）、（ｂ）、（ｃ）、
（ｄ）、（ｅ）および（ｆ）に示されるように、クロッ
ク信号２０１、２０２、２０３、２０４および２０５に
対して、外部より入力されるクロック信号２０６の立上
りのタイミングがＴ1 の場合には、クロック信号２０
１、２０２、２０３、２０４および２０５が共にクロッ
ク信号２０６よりも遅れており、本回路の出力となるク
ロック信号２０３の時間位相と、外部クロック信号２０
６の時間位相との間には、２Ｄ以上の時間位相差が存在
しているために、位相比較器２６においては、内部生成
されるクロック信号２０１の時間位相を２Ｄ進めるよう
に、ＵＰコントロール信号（１）２０７がオンとなって
クロック発生器２１に入力される。また、クロック信号
２０６の立上りタイミングがＴ2 の場合には、本回路の
出力となるクロック信号２０３の時間位相と、外部クロ
ック信号２０６の時間位相との間には、Ｄ以上の時間位
相差が存在しているために、位相比較器２６において
は、内部生成されるクロック信号２０１の時間位相をＤ
進めるように、ＵＰコントロール信号（２）２０８がオ
ンとなってクロック発生器２１に入力される。
（ｄ）、（ｅ）および（ｆ）に示されるように、クロッ
ク信号２０１、２０２、２０３、２０４および２０５に
対して、外部より入力されるクロック信号２０６の立上
りのタイミングがＴ1 の場合には、クロック信号２０
１、２０２、２０３、２０４および２０５が共にクロッ
ク信号２０６よりも遅れており、本回路の出力となるク
ロック信号２０３の時間位相と、外部クロック信号２０
６の時間位相との間には、２Ｄ以上の時間位相差が存在
しているために、位相比較器２６においては、内部生成
されるクロック信号２０１の時間位相を２Ｄ進めるよう
に、ＵＰコントロール信号（１）２０７がオンとなって
クロック発生器２１に入力される。また、クロック信号
２０６の立上りタイミングがＴ2 の場合には、本回路の
出力となるクロック信号２０３の時間位相と、外部クロ
ック信号２０６の時間位相との間には、Ｄ以上の時間位
相差が存在しているために、位相比較器２６において
は、内部生成されるクロック信号２０１の時間位相をＤ
進めるように、ＵＰコントロール信号（２）２０８がオ
ンとなってクロック発生器２１に入力される。
【００１６】次に、クロック信号２０６の立上りタイミ
ングがＴ3 の場合には、本回路の出力となるクロック信
号２０３の時間位相と、外部クロック信号２０６の時間
位相との時間位相差が±Ｄ以内に収まっているため、位
相比較器２６においては、何れのコントロール信号もオ
ンとはならず、従って、コントロール信号がクロック発
生器２１に出力されることがなく位相制御作用は行われ
ない。そして、クロック信号２０６の立上りタイミング
がＴ4 の場合には、クロック信号２０３の位相の方が進
んでおり、クロック信号２０３の時間位相と外部クロッ
ク信号２０６の時間位相との間には、Ｄ以上の時間位相
差が存在しているために、位相比較器２６においては、
内部生成されるクロック信号２０１の時間位相をＤ遅ら
せるように、ＤＯＷＮコントロール信号（１）２０９が
オンとなってクロック発生器２１に入力される。また、
クロック信号２０６の立上りタイミングがＴ5 の場合に
は、クロック信号２０３の位相の方が進んでおり、クロ
ック信号２０３の時間位相と外部クロック信号２０６の
時間位相との間には、２Ｄ以上の時間位相差が存在して
いるために、位相比較器２６においては、内部生成され
るクロック信号２０１の時間位相を２Ｄ遅らせるよう
に、ＤＯＷＮコントロール信号（２）２１０がオンとな
ってクロック発生器２１に入力される。
ングがＴ3 の場合には、本回路の出力となるクロック信
号２０３の時間位相と、外部クロック信号２０６の時間
位相との時間位相差が±Ｄ以内に収まっているため、位
相比較器２６においては、何れのコントロール信号もオ
ンとはならず、従って、コントロール信号がクロック発
生器２１に出力されることがなく位相制御作用は行われ
ない。そして、クロック信号２０６の立上りタイミング
がＴ4 の場合には、クロック信号２０３の位相の方が進
んでおり、クロック信号２０３の時間位相と外部クロッ
ク信号２０６の時間位相との間には、Ｄ以上の時間位相
差が存在しているために、位相比較器２６においては、
内部生成されるクロック信号２０１の時間位相をＤ遅ら
せるように、ＤＯＷＮコントロール信号（１）２０９が
オンとなってクロック発生器２１に入力される。また、
クロック信号２０６の立上りタイミングがＴ5 の場合に
は、クロック信号２０３の位相の方が進んでおり、クロ
ック信号２０３の時間位相と外部クロック信号２０６の
時間位相との間には、２Ｄ以上の時間位相差が存在して
いるために、位相比較器２６においては、内部生成され
るクロック信号２０１の時間位相を２Ｄ遅らせるよう
に、ＤＯＷＮコントロール信号（２）２１０がオンとな
ってクロック発生器２１に入力される。
【００１７】即ち、本実施例より外部に出力されるクロ
ック信号２０３は、外部から入力されるクロック信号２
０６に対して、時間位相差が±Ｄ以内の誤差において位
相固定されたクロック信号として出力される。
ック信号２０３は、外部から入力されるクロック信号２
０６に対して、時間位相差が±Ｄ以内の誤差において位
相固定されたクロック信号として出力される。
【００１８】
【発明の効果】以上説明したように、本発明は、クロッ
ク発生器において生成される内部クロック信号を複数の
遅延器を介して遅延させ、複数の遅延内部クロック信号
と外部クロック信号との位相比較を介して内部クロック
信号の位相を制御することにより、制御系における振動
現象を排除することが可能となり、位相制御系にヒステ
リシスを持たせることを不要として、適正な追従周波数
範囲を保持することができるという効果がある。
ク発生器において生成される内部クロック信号を複数の
遅延器を介して遅延させ、複数の遅延内部クロック信号
と外部クロック信号との位相比較を介して内部クロック
信号の位相を制御することにより、制御系における振動
現象を排除することが可能となり、位相制御系にヒステ
リシスを持たせることを不要として、適正な追従周波数
範囲を保持することができるという効果がある。
【図１】本発明の第１の実施例を示すブロック図であ
る。
る。
【図２】第１の実施例における動作信号のタイミング図
である。
である。
【図３】本発明の第２の実施例を示すブロック図であ
る。
る。
【図４】第２の実施例における動作信号のタイミング図
である。
である。
【図５】従来例を示すブロック図である。
１１、２１、３１ クロック発生器 １２、１３、２２〜２５ 遅延器 １４、２６、３２ 位相比較器 ３３ 計数カウンタ
Claims (1)
- 【請求項１】 内部クロック信号と、外部より入力され
る外部クロック信号との間の位相差を検出し、前記外部
クロック信号の位相に合致するように、前記内部クロッ
ク信号の位相を制御調整して、位相固定されたクロック
信号として出力する位相固定装置において、 前記内部クロック信号を生成して出力するクロック発生
器と、 前記クロック発生器より出力されるクロック信号の時間
位相を順次遅延させ、前記位相固定されたクロック信号
を含むＮ個の遅延クロック信号を出力するＮ（Ｎは正整
数）個の縦続接続された遅延器と、 前記クロック発生器および前記Ｎ個の遅延器より出力さ
れる複数の内部クロック信号と、前記外部クロック信号
とを入力して、当該外部クロック信号と前記複数の内部
クロック信号との時間位相差を比較照合し、前記位相固
定されたクロック信号の時間位相を基準として、前記ク
ロック発生器から出力される内部クロック信号の時間位
相変位量を設定する制御信号を、当該クロック発生器に
対して出力する位相比較器と、 を備えることを特徴とする位相固定装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3285331A JPH05129938A (ja) | 1991-10-31 | 1991-10-31 | 位相固定装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3285331A JPH05129938A (ja) | 1991-10-31 | 1991-10-31 | 位相固定装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05129938A true JPH05129938A (ja) | 1993-05-25 |
Family
ID=17690168
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3285331A Pending JPH05129938A (ja) | 1991-10-31 | 1991-10-31 | 位相固定装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05129938A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100396228B1 (ko) * | 2000-04-05 | 2003-09-03 | 닛뽕덴끼 가부시끼가이샤 | Ｄｌｌ 회로 및 타이밍 신호의 생성방법 |
-
1991
- 1991-10-31 JP JP3285331A patent/JPH05129938A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100396228B1 (ko) * | 2000-04-05 | 2003-09-03 | 닛뽕덴끼 가부시끼가이샤 | Ｄｌｌ 회로 및 타이밍 신호의 생성방법 |
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