JPH05129942A - Ｐｌｌ回路 - Google Patents
Ｐｌｌ回路Info
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- JPH05129942A JPH05129942A JP3292790A JP29279091A JPH05129942A JP H05129942 A JPH05129942 A JP H05129942A JP 3292790 A JP3292790 A JP 3292790A JP 29279091 A JP29279091 A JP 29279091A JP H05129942 A JPH05129942 A JP H05129942A
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- Japan
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- clock signal
- signal
- frequency
- divided clock
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】
【目的】 入力データ信号から位相偏差が減少した高品
質の高速クロック信号を再生する。 【構成】 入力データ信号Ｓｉと分周クロック信号Ｓｃ
ａ、Ｓｃｂとが位相比較器(A) １１、位相比較器(B) １
２にそれぞれ供給されて、位相誤差信号Ｓａ、Ｓｂが出
力される。この後、加算器１３で加算され、フィルタ１
４で平滑された制御電圧で可変周波数発振器１５の発振
周波数を制御する。可変周波数発振器１５の再生クロッ
ク信号Ｓｏを分周器(A) １６、分周器(B) １７で分周し
た分周クロック信号Ｓｃａ、Ｓｃｂを位相比較器(A) １
１、位相比較器(B) １２に入力して閉ループ制御を行
い、再生クロック信号Ｓｏを得る。
質の高速クロック信号を再生する。 【構成】 入力データ信号Ｓｉと分周クロック信号Ｓｃ
ａ、Ｓｃｂとが位相比較器(A) １１、位相比較器(B) １
２にそれぞれ供給されて、位相誤差信号Ｓａ、Ｓｂが出
力される。この後、加算器１３で加算され、フィルタ１
４で平滑された制御電圧で可変周波数発振器１５の発振
周波数を制御する。可変周波数発振器１５の再生クロッ
ク信号Ｓｏを分周器(A) １６、分周器(B) １７で分周し
た分周クロック信号Ｓｃａ、Ｓｃｂを位相比較器(A) １
１、位相比較器(B) １２に入力して閉ループ制御を行
い、再生クロック信号Ｓｏを得る。
Description
【０００１】
【産業上の利用分野】本発明は、通信制御装置、データ
記憶装置等に利用して、データ信号からクロック信号の
再生を行うＰＬＬ回路の改良に関する。
記憶装置等に利用して、データ信号からクロック信号の
再生を行うＰＬＬ回路の改良に関する。
【０００２】
【従来の技術】近年、データ通信の高速処理化に伴い、
クロック信号の周波数が高くなり、通信制御装置で再生
されるクロック信号の位相偏差の低減が要求されてい
る。
クロック信号の周波数が高くなり、通信制御装置で再生
されるクロック信号の位相偏差の低減が要求されてい
る。
【０００３】この種のＰＬＬ回路は、周知の位相比較
器、フィルタ、可変周波数発振器および分周器とから構
成されており、入力されたデータ信号からクロック信号
を再生している。
器、フィルタ、可変周波数発振器および分周器とから構
成されており、入力されたデータ信号からクロック信号
を再生している。
【０００４】図４は、従来のＰＬＬ回路の構成を示して
いる。図４において、１は入力データ信号と分周クロッ
クとの位相比較を行い位相誤差信号を出力する位相比較
器であり、ＥＸ−ＯＲゲート回路等で構成される。２は
位相比較器１からの位相誤差信号を平滑した制御電圧を
生成するフィルタであり、オペアンプ回路等で構成され
る。３はフィルタ２からの制御電圧により発振周波数が
制御されて再生クロック信号を出力する可変周波数発振
器、４は可変周波数発振器３からの再生クロック信号を
分周した分周クロック信号を生成する分周器である。
いる。図４において、１は入力データ信号と分周クロッ
クとの位相比較を行い位相誤差信号を出力する位相比較
器であり、ＥＸ−ＯＲゲート回路等で構成される。２は
位相比較器１からの位相誤差信号を平滑した制御電圧を
生成するフィルタであり、オペアンプ回路等で構成され
る。３はフィルタ２からの制御電圧により発振周波数が
制御されて再生クロック信号を出力する可変周波数発振
器、４は可変周波数発振器３からの再生クロック信号を
分周した分周クロック信号を生成する分周器である。
【０００５】次に、この構成の動作について説明する。
入力データ信号と分周クロックとの位相差が位相比較器
１で位相誤差信号として検出される。位相誤差信号はフ
ィルタ２で平滑されて制御電圧となる。この制御電圧で
可変周波数発振器３の発振周波数が決定される。可変周
波数発振器３からの再生クロックは分周器４で分周され
て分周クロックとして位相比較器１に帰還されて閉ルー
プ制御が行われる。
入力データ信号と分周クロックとの位相差が位相比較器
１で位相誤差信号として検出される。位相誤差信号はフ
ィルタ２で平滑されて制御電圧となる。この制御電圧で
可変周波数発振器３の発振周波数が決定される。可変周
波数発振器３からの再生クロックは分周器４で分周され
て分周クロックとして位相比較器１に帰還されて閉ルー
プ制御が行われる。
【０００６】ここで入力データ信号の位相が分周クロッ
クの位相よりも遅れている場合は、位相比較器１から出
力される位相誤差信号は分周クロックの位相が遅れるよ
うに変化する。フィルタ２では可変周波数発振器３の発
振周波数を下げる制御電圧を生成して可変周波数発振器
３に入力する。この制御電圧で可変周波数発振器３の再
生クロックの周波数が低下し、分周器４で分周される分
周クロックの位相が遅延する。分周クロックの位相が遅
延し、入力データ信号との位相差が減少する。入力デー
タ信号の位相に対して分周クロック信号が進相の場合も
同様である。このように、入力データ信号の位相と再生
クロックの位相とが一致するように閉ループ制御を行っ
てクロック信号を再生している。
クの位相よりも遅れている場合は、位相比較器１から出
力される位相誤差信号は分周クロックの位相が遅れるよ
うに変化する。フィルタ２では可変周波数発振器３の発
振周波数を下げる制御電圧を生成して可変周波数発振器
３に入力する。この制御電圧で可変周波数発振器３の再
生クロックの周波数が低下し、分周器４で分周される分
周クロックの位相が遅延する。分周クロックの位相が遅
延し、入力データ信号との位相差が減少する。入力デー
タ信号の位相に対して分周クロック信号が進相の場合も
同様である。このように、入力データ信号の位相と再生
クロックの位相とが一致するように閉ループ制御を行っ
てクロック信号を再生している。
【０００７】
【発明が解決しようとする課題】しかしながら、従来例
のＰＬＬ回路では、位相比較器１のＶOH／ＶOL電圧、ま
たフィルタを構成するオペアンプ回路の入力オフセット
電圧、あるいは電源電圧の変動、また浮遊容量の影響で
再生クロックの位相偏差が増大してしまい、位相偏差の
少ない高品質の高速クロックの再生が困難となる欠点が
ある。
のＰＬＬ回路では、位相比較器１のＶOH／ＶOL電圧、ま
たフィルタを構成するオペアンプ回路の入力オフセット
電圧、あるいは電源電圧の変動、また浮遊容量の影響で
再生クロックの位相偏差が増大してしまい、位相偏差の
少ない高品質の高速クロックの再生が困難となる欠点が
ある。
【０００８】本発明はこのような課題を解決するもので
あり、入力データ信号から位相偏差が減少した高品質の
高速クロック信号を再生できる優れたＰＬＬ回路を提供
することを目的とする。
あり、入力データ信号から位相偏差が減少した高品質の
高速クロック信号を再生できる優れたＰＬＬ回路を提供
することを目的とする。
【０００９】
【課題を解決するための手段】この目的を達成するため
に、本発明のＰＬＬ回路は、入力データ信号と、入力さ
れる分周クロック信号との位相比較を行い第１の位相誤
差信号を出力する第１の位相比較器と、前記入力データ
信号と、入力される分周クロック信号との位相比較を行
い第２の位相誤差信号を出力する第２の位相比較器と、
前記第１および第２の位相誤差信号を加算する加算器
と、前記加算した位相誤差信号を平滑した制御電圧を生
成するフィルタと、前記制御電圧により発振周波数が制
御された再生クロック信号を出力する可変周波数発振器
と、前記再生クロックを分周した分周クロック信号を生
成して第１の位相比較器に供給する第１の分周器と、前
記再生クロックを分周した分周クロック信号を生成して
第２の位相比較器に供給する第２の分周器とを備えるも
のである。
に、本発明のＰＬＬ回路は、入力データ信号と、入力さ
れる分周クロック信号との位相比較を行い第１の位相誤
差信号を出力する第１の位相比較器と、前記入力データ
信号と、入力される分周クロック信号との位相比較を行
い第２の位相誤差信号を出力する第２の位相比較器と、
前記第１および第２の位相誤差信号を加算する加算器
と、前記加算した位相誤差信号を平滑した制御電圧を生
成するフィルタと、前記制御電圧により発振周波数が制
御された再生クロック信号を出力する可変周波数発振器
と、前記再生クロックを分周した分周クロック信号を生
成して第１の位相比較器に供給する第１の分周器と、前
記再生クロックを分周した分周クロック信号を生成して
第２の位相比較器に供給する第２の分周器とを備えるも
のである。
【００１０】また、第２の位相比較器は、ハイ・インピ
ーダンス出力特性のバッファ回路で構成されることを特
徴とするものである。
ーダンス出力特性のバッファ回路で構成されることを特
徴とするものである。
【００１１】さらに、加算器は、フィルタを構成するオ
ペアンプ回路に抵抗器を接続した構成であることを特徴
とするものである。
ペアンプ回路に抵抗器を接続した構成であることを特徴
とするものである。
【００１２】また、第２の分周器に入力される分周クロ
ック信号の入力端が、可変周波数発振器の再生クロック
信号の出力端に直近で接続されことを特徴とするもので
ある。
ック信号の入力端が、可変周波数発振器の再生クロック
信号の出力端に直近で接続されことを特徴とするもので
ある。
【００１３】
【作用】このような構成により、本発明のＰＬＬ回路
は、第１および第２の位相比較器からの個々の二つの位
相誤差信号を加算した位相誤差信号を平滑し、その制御
電圧で可変周波数発振器の発振周波数を制御して再生ク
ロック信号を生成しているため、入力データ信号から位
相偏差の少ない高品質の高速クロック信号が再生でき
る。
は、第１および第２の位相比較器からの個々の二つの位
相誤差信号を加算した位相誤差信号を平滑し、その制御
電圧で可変周波数発振器の発振周波数を制御して再生ク
ロック信号を生成しているため、入力データ信号から位
相偏差の少ない高品質の高速クロック信号が再生でき
る。
【００１４】さらに第２の分周器に入力される再生クロ
ック信号の入力端を再生クロック信号の出力端に直近で
接続することにより、実装の際の浮遊容量の影響で発生
する残留位相偏差が減少して、高速の再生クロック信号
を得ることができる。
ック信号の入力端を再生クロック信号の出力端に直近で
接続することにより、実装の際の浮遊容量の影響で発生
する残留位相偏差が減少して、高速の再生クロック信号
を得ることができる。
【００１５】さらに、加算器は、フィルタで使用するオ
ペアンプに抵抗器のみを追加して構成しているため、構
成が容易にできる。
ペアンプに抵抗器のみを追加して構成しているため、構
成が容易にできる。
【００１６】
【実施例】以下、本発明のＰＬＬ回路の実施例について
図面をもとに説明する。
図面をもとに説明する。
【００１７】図１は実施例の構成を示すものである。図
１において、１１は入力データ信号Ｓｉと分周クロック
信号Ｓｃａとの位相比較を行い位相誤差信号Ｓａを出力
する位相比較器(A) であり、３ステートバッファ等で構
成されている。１２は入力データ信号Ｓｉと分周クロッ
ク信号Ｓｃｂとの位相比較を行い位相誤差信号Ｓｂを出
力する位相比較器(B) である。
１において、１１は入力データ信号Ｓｉと分周クロック
信号Ｓｃａとの位相比較を行い位相誤差信号Ｓａを出力
する位相比較器(A) であり、３ステートバッファ等で構
成されている。１２は入力データ信号Ｓｉと分周クロッ
ク信号Ｓｃｂとの位相比較を行い位相誤差信号Ｓｂを出
力する位相比較器(B) である。
【００１８】１３は位相誤差信号Ｓａと位相誤差信号Ｓ
ｂとを加算する加算器、１４は加算器１３からの加算位
相誤差信号を平滑した制御電圧を生成するフィルタであ
る。１５はフィルタ１４から出力される制御電圧によ
り、発振周波数が制御される可変周波数発振器である。
１６は可変周波数発振器１５からの再生クロック信号Ｓ
ｏを分周して分周クロック信号Ｓｃａを生成する分周器
(A) 、１７は可変周波数発振器１５からの再生クロック
信号Ｓｏを分周して分周クロック信号Ｓｃｂを生成する
分周器(B) である。
ｂとを加算する加算器、１４は加算器１３からの加算位
相誤差信号を平滑した制御電圧を生成するフィルタであ
る。１５はフィルタ１４から出力される制御電圧によ
り、発振周波数が制御される可変周波数発振器である。
１６は可変周波数発振器１５からの再生クロック信号Ｓ
ｏを分周して分周クロック信号Ｓｃａを生成する分周器
(A) 、１７は可変周波数発振器１５からの再生クロック
信号Ｓｏを分周して分周クロック信号Ｓｃｂを生成する
分周器(B) である。
【００１９】次に、この構成の動作について説明する。
入力データ信号Ｓｉと分周クロック信号Ｓｃａとの位相
差は位相比較器(A) １１で位相誤差信号Ｓａとして出力
され、また入力データ信号Ｓｉと分周クロック信号Ｓｃ
ｂとの位相差は位相比較器(B) １２から位相誤差信号Ｓ
ｂとして出力される。位相誤差信号Ｓａと位相誤差信号
Ｓｂとは加算器１３で加算され、フィルタ１４で平滑さ
れて制御電圧となる。可変周波数発振器１５の発振周波
数は制御電圧で決定される。可変周波数発振器１５から
の再生クロック信号Ｓｏは、分周器(A) １６で分周され
て分周クロック信号Ｓｃａとして位相比較器(A)１１に
帰還され、また分周器(B) １７で分周されて分周クロッ
ク信号Ｓｃｂとして位相比較器(B) １２に帰還される。
入力データ信号Ｓｉと分周クロック信号Ｓｃａとの位相
差は位相比較器(A) １１で位相誤差信号Ｓａとして出力
され、また入力データ信号Ｓｉと分周クロック信号Ｓｃ
ｂとの位相差は位相比較器(B) １２から位相誤差信号Ｓ
ｂとして出力される。位相誤差信号Ｓａと位相誤差信号
Ｓｂとは加算器１３で加算され、フィルタ１４で平滑さ
れて制御電圧となる。可変周波数発振器１５の発振周波
数は制御電圧で決定される。可変周波数発振器１５から
の再生クロック信号Ｓｏは、分周器(A) １６で分周され
て分周クロック信号Ｓｃａとして位相比較器(A)１１に
帰還され、また分周器(B) １７で分周されて分周クロッ
ク信号Ｓｃｂとして位相比較器(B) １２に帰還される。
【００２０】ここで入力データ信号Ｓｉの位相が分周ク
ロック信号Ｓｃａの位相よりも遅延している場合、位相
比較器(A) １１から出力される位相誤差信号Ｓａは分周
クロック信号Ｓｃａの位相が遅延するように変化する。
加算器１３およびフィルタ１４では可変周波数発振器１
５の発振周波数が低下するような制御電圧を生成し、可
変周波数発振器１５に入力する。可変周波数発振器１５
の再生クロック信号Ｓｏの周波数が低下して、分周器
(A) １６で分周された分周クロック信号Ｓｃａの位相が
遅延し、入力データ信号Ｓｉとの位相差が減少する。
ロック信号Ｓｃａの位相よりも遅延している場合、位相
比較器(A) １１から出力される位相誤差信号Ｓａは分周
クロック信号Ｓｃａの位相が遅延するように変化する。
加算器１３およびフィルタ１４では可変周波数発振器１
５の発振周波数が低下するような制御電圧を生成し、可
変周波数発振器１５に入力する。可変周波数発振器１５
の再生クロック信号Ｓｏの周波数が低下して、分周器
(A) １６で分周された分周クロック信号Ｓｃａの位相が
遅延し、入力データ信号Ｓｉとの位相差が減少する。
【００２１】同様に入力データ信号Ｓｉの位相が分周ク
ロック信号Ｓｃｂの位相より遅延している場合、位相比
較器(B) １２から出力される位相誤差信号Ｓｂが分周ク
ロック信号Ｓｃｂの位相が遅延するように変化する。加
算器１３およびフィルタ１４では可変周波数発振器１５
の発振周波数が低下する制御電圧を生成し可変周波数発
振器１５に入力する。可変周波数発振器１５からの再生
クロック信号Ｓｏの周波数が低下して、分周器(B) １７
で分周された分周クロック信号Ｓｃｂの位相が遅延し、
入力データ信号Ｓｉとの位相差が減少する。
ロック信号Ｓｃｂの位相より遅延している場合、位相比
較器(B) １２から出力される位相誤差信号Ｓｂが分周ク
ロック信号Ｓｃｂの位相が遅延するように変化する。加
算器１３およびフィルタ１４では可変周波数発振器１５
の発振周波数が低下する制御電圧を生成し可変周波数発
振器１５に入力する。可変周波数発振器１５からの再生
クロック信号Ｓｏの周波数が低下して、分周器(B) １７
で分周された分周クロック信号Ｓｃｂの位相が遅延し、
入力データ信号Ｓｉとの位相差が減少する。
【００２２】なお、入力データ信号Ｓｉの位相が分周ク
ロック信号Ｓｃａ、Ｓｃｂの位相よりも進んでいる場合
も同様である。
ロック信号Ｓｃａ、Ｓｃｂの位相よりも進んでいる場合
も同様である。
【００２３】このように入力データ信号Ｓｉの位相と再
生クロック信号Ｓｏの位相とが一致するように閉ループ
制御が行われることにより、クロック信号（再生クロッ
ク信号Ｓｏ）を再生することができる。
生クロック信号Ｓｏの位相とが一致するように閉ループ
制御が行われることにより、クロック信号（再生クロッ
ク信号Ｓｏ）を再生することができる。
【００２４】図２は位相比較器(B) １２、加算器１３お
よびフィルタ１４の詳細な構成を示している。
よびフィルタ１４の詳細な構成を示している。
【００２５】図２において、２８は、入力データ信号Ｓ
ｉと分周クロック信号Ｓｃｂの位相を比較する第２の位
相比較器としての３ステートバッファである。２９は、
３ステートバッファから出力される位相誤差信号Ｓｂを
位相誤差信号Ｓａに加算するための抵抗器である。
ｉと分周クロック信号Ｓｃｂの位相を比較する第２の位
相比較器としての３ステートバッファである。２９は、
３ステートバッファから出力される位相誤差信号Ｓｂを
位相誤差信号Ｓａに加算するための抵抗器である。
【００２６】３０、３１、３２は、フィルタ１４を構成
するオペアンプ回路、抵抗器、コンデンサである。
するオペアンプ回路、抵抗器、コンデンサである。
【００２７】位相比較器(B) １２に相当する３ステート
バッファ２８は、入力データ信号Ｓｉが入力されてお
り、この３ステートバッファ２８は分周クロック信号Ｓ
ｃｂが入力された時に位相誤差信号Ｓｂを出力する。位
相誤差信号Ｓｂは抵抗器２９を通じ、オペアンプ回路３
０に入力されて位相誤差信号Ｓａと加算される。加算器
１３とフィルタ１４とは同一のオペアンプ回路３０で構
成されている。
バッファ２８は、入力データ信号Ｓｉが入力されてお
り、この３ステートバッファ２８は分周クロック信号Ｓ
ｃｂが入力された時に位相誤差信号Ｓｂを出力する。位
相誤差信号Ｓｂは抵抗器２９を通じ、オペアンプ回路３
０に入力されて位相誤差信号Ｓａと加算される。加算器
１３とフィルタ１４とは同一のオペアンプ回路３０で構
成されている。
【００２８】図３は位相比較器(b) １７における各部の
信号波形を示している。〔Ａ〕は入力データ信号Ｓｉと
分周クロック信号Ｓｃｂとの位相が一致している場合を
示し、〔Ｂ〕は入力データ信号Ｓｉに対して分周クロッ
ク信号Ｓｃｂの位相が遅れている場合を示している。
〔Ｃ〕は入力データ信号Ｓｉに対して分周クロック信号
Ｓｃｂの位相が進んでいる場合を示している。〔Ａ〕の
場合は、位相誤差信号ＳｂのＨ（ハイ）レベル期間と、
Ｌ（ロー）レベル期間とが同一である。〔Ｂ〕の場合
は、位相誤差信号ＳｂのＨレベルの期間がＬレベルの期
間よりも長く、〔Ｃ〕の場合には位相誤差信号ＳｂのＨ
レベルの期間がＬレベルの期間よりも短いため、位相誤
差信号ＳｂのＨレベルとＬレベルとの期間を比較するこ
とにより、入力データ信号Ｓｉと分周クロック信号Ｓｃ
ｂとの位相を比較できる。このように、位相比較器(A)
１１と位相比較器(B) １２とから発生する個々の二つの
位相誤差信号Ｓａ、Ｓｂを加算した、位相誤差信号を平
滑した制御電圧で可変周波数発振器１５の発振周波数を
制御して、クロック信号（再生クロック信号Ｓｏ）を生
成するため、位相偏差の少ない高品質の高速クロックの
再生ができる。さらに、分周器(B) １７に入力される再
生クロック信号の入力端を可変周波数発振器１５の再生
クロック信号Ｓｏの出力端に直近で接続することによ
り、実装による浮遊容量が低減して、残留位相偏差が減
少した高速の再生クロック信号Ｓｏを得ることができ
る。
信号波形を示している。〔Ａ〕は入力データ信号Ｓｉと
分周クロック信号Ｓｃｂとの位相が一致している場合を
示し、〔Ｂ〕は入力データ信号Ｓｉに対して分周クロッ
ク信号Ｓｃｂの位相が遅れている場合を示している。
〔Ｃ〕は入力データ信号Ｓｉに対して分周クロック信号
Ｓｃｂの位相が進んでいる場合を示している。〔Ａ〕の
場合は、位相誤差信号ＳｂのＨ（ハイ）レベル期間と、
Ｌ（ロー）レベル期間とが同一である。〔Ｂ〕の場合
は、位相誤差信号ＳｂのＨレベルの期間がＬレベルの期
間よりも長く、〔Ｃ〕の場合には位相誤差信号ＳｂのＨ
レベルの期間がＬレベルの期間よりも短いため、位相誤
差信号ＳｂのＨレベルとＬレベルとの期間を比較するこ
とにより、入力データ信号Ｓｉと分周クロック信号Ｓｃ
ｂとの位相を比較できる。このように、位相比較器(A)
１１と位相比較器(B) １２とから発生する個々の二つの
位相誤差信号Ｓａ、Ｓｂを加算した、位相誤差信号を平
滑した制御電圧で可変周波数発振器１５の発振周波数を
制御して、クロック信号（再生クロック信号Ｓｏ）を生
成するため、位相偏差の少ない高品質の高速クロックの
再生ができる。さらに、分周器(B) １７に入力される再
生クロック信号の入力端を可変周波数発振器１５の再生
クロック信号Ｓｏの出力端に直近で接続することによ
り、実装による浮遊容量が低減して、残留位相偏差が減
少した高速の再生クロック信号Ｓｏを得ることができ
る。
【００２９】また、加算器１３は、フィルタ１４のオペ
アンプ回路３０に抵抗器３１、２９を追加するだけであ
り容易に構成できる。
アンプ回路３０に抵抗器３１、２９を追加するだけであ
り容易に構成できる。
【００３０】
【発明の効果】以上の説明から明らかなように、本発明
のＰＬＬ回路は、第１および第２の位相比較器からの個
々の二つの位相誤差信号を加算した位相誤差信号を平滑
した制御電圧で可変周波数発振器の発振周波数を制御し
て再生クロック信号を生成するため、位相偏差の少ない
高品質の高速クロック信号が再生ができるという効果を
有する。
のＰＬＬ回路は、第１および第２の位相比較器からの個
々の二つの位相誤差信号を加算した位相誤差信号を平滑
した制御電圧で可変周波数発振器の発振周波数を制御し
て再生クロック信号を生成するため、位相偏差の少ない
高品質の高速クロック信号が再生ができるという効果を
有する。
【００３１】さらに第２の分周器に入力される再生クロ
ック信号の入力端を再生クロック信号の出力端に直近で
接続することにより、実装による浮遊容量などの影響か
ら発生する残留位相偏差が減少して、高速の再生クロッ
ク信号を得ることができるという効果を有する。
ック信号の入力端を再生クロック信号の出力端に直近で
接続することにより、実装による浮遊容量などの影響か
ら発生する残留位相偏差が減少して、高速の再生クロッ
ク信号を得ることができるという効果を有する。
【００３２】さらに、加算器は、フィルタで使用するオ
ペアンプに抵抗器のみを追加して構成しているため、構
成が容易にできるという効果を有する。
ペアンプに抵抗器のみを追加して構成しているため、構
成が容易にできるという効果を有する。
【図１】本発明のＰＬＬ回路の実施例の構成を示すブロ
ック図
ック図
【図２】図１に示す位相比較器、加算器およびフィルタ
の詳細な構成を示す回路図
の詳細な構成を示す回路図
【図３】実施例の動作説明に供される位相比較器におけ
る各部の信号波形図
る各部の信号波形図
【図４】従来例のＰＬＬ回路の構成を示すブロック図
１１ 位相比較器(A) １２ 位相比較器(B) １３ 加算器 １４ フィルタ １５ 可変周波数発振器 １６ 分周器(A) １７ 分周器(B) Ｓｉ 入力データ信号 Ｓｃａ Ｓｃｂ 分周クロック信号 Ｓａ、Ｓｂ 位相誤差信号 Ｓｏ 再生クロック信号 ２９ ３１抵抗器 ３０ オペアンプ回路 ３２ コンデンサ
Claims (4)
- 【請求項１】 入力データ信号と入力される分周クロッ
ク信号との位相比較を行い第１の位相誤差信号を出力す
る第１の位相比較器と、 前記入力データ信号と入力される分周クロック信号との
位相比較を行い第２の位相誤差信号を出力する第２の位
相比較器と、 前記第１および第２の位相誤差信号を加算する加算器
と、 前記加算した位相誤差信号を平滑した制御電圧を生成す
るフィルタと、 前記制御電圧により発振周波数が制御された再生クロッ
ク信号を出力する可変周波数発振器と、 前記再生クロックを分周した分周クロック信号を生成し
て第１の位相比較器に供給する第１の分周器と、 前記再生クロックを分周した分周クロック信号を生成し
て第２の位相比較器に供給する第２の分周器とを備えた
ことを特徴とするＰＬＬ回路。 - 【請求項２】 第２の位相比較器は、ハイ・インピーダ
ンス出力特性のバッファ回路で構成されることを特徴と
する請求項１記載のＰＬＬ回路。 - 【請求項３】 加算器は、フィルタを構成するオペアン
プ回路に抵抗器を接続した構成であることを特徴とする
請求項１記載のＰＬＬ回路。 - 【請求項４】 第２の分周器に入力される分周クロック
信号の入力端が、可変周波数発振器の再生クロック信号
の出力端に直近で接続されることを特徴とする請求項１
記載のＰＬＬ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3292790A JPH05129942A (ja) | 1991-11-08 | 1991-11-08 | Ｐｌｌ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3292790A JPH05129942A (ja) | 1991-11-08 | 1991-11-08 | Ｐｌｌ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05129942A true JPH05129942A (ja) | 1993-05-25 |
Family
ID=17786374
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3292790A Pending JPH05129942A (ja) | 1991-11-08 | 1991-11-08 | Ｐｌｌ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05129942A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1794587B (zh) | 2002-08-27 | 2010-11-17 | 富士通株式会社 | 用于生成准确的低抖动时钟的时钟生成器 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6014522A (ja) * | 1983-07-06 | 1985-01-25 | Mitsubishi Electric Corp | デジタル信号に同期したクロツク信号発生装置 |
| JPS6123558A (ja) * | 1984-06-28 | 1986-02-01 | Nippon Kokan Kk <Nkk> | 連続鋳造用浸漬ノズル |
| JPS61144468A (ja) * | 1984-12-19 | 1986-07-02 | Toshiba Corp | 高速シリンダ装置 |
| JPS61280123A (ja) * | 1985-06-05 | 1986-12-10 | Nippon Telegr & Teleph Corp <Ntt> | Ｐｌｌ回路 |
-
1991
- 1991-11-08 JP JP3292790A patent/JPH05129942A/ja active Pending
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
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