JPH05130566A - コントロール信号の変換回路 - Google Patents
コントロール信号の変換回路Info
- Publication number
- JPH05130566A JPH05130566A JP3313489A JP31348991A JPH05130566A JP H05130566 A JPH05130566 A JP H05130566A JP 3313489 A JP3313489 A JP 3313489A JP 31348991 A JP31348991 A JP 31348991A JP H05130566 A JPH05130566 A JP H05130566A
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- JP
- Japan
- Prior art keywords
- signal
- serial
- parallel
- memory
- conversion circuit
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
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- Television Signal Processing For Recording (AREA)
Abstract
(57)【要約】
【目的】 メモリ容量を大幅に削減でき、ＩＣのチップ
サイズを小さくすることができる。 【構成】 複数のコントロール信号はパラレル・シリア
ル変換回路２に入力され、時分割でシリアル信号に変換
される。このシリアル信号は第一のメモリ３に書込クロ
ックのタイミングで書込まれ、読出クロックのタイミン
グでこのシリアル信号が読出される。一方、ビデオ信号
等の入力信号は第二のメモリ４に第一のメモリ３と同じ
書込クロックのタイミングで書込まれ、第一のメモリ３
と同じ読出クロックのタイミングで信号が読出される。
第一のメモリ３から読出されたシリアル信号は、シリア
ル・パラレル変換回路５に入力され、再びパラレル信号
に変換されて出力される。
サイズを小さくすることができる。 【構成】 複数のコントロール信号はパラレル・シリア
ル変換回路２に入力され、時分割でシリアル信号に変換
される。このシリアル信号は第一のメモリ３に書込クロ
ックのタイミングで書込まれ、読出クロックのタイミン
グでこのシリアル信号が読出される。一方、ビデオ信号
等の入力信号は第二のメモリ４に第一のメモリ３と同じ
書込クロックのタイミングで書込まれ、第一のメモリ３
と同じ読出クロックのタイミングで信号が読出される。
第一のメモリ３から読出されたシリアル信号は、シリア
ル・パラレル変換回路５に入力され、再びパラレル信号
に変換されて出力される。
Description
【０００１】
【産業上の利用分野】本発明は、例えばビデオ信号の時
間軸補正等に用いられるコントロール信号の変換回路に
関する。
間軸補正等に用いられるコントロール信号の変換回路に
関する。
【０００２】
【従来の技術】従来のコントロール信号変換回路は、時
間軸補正等に用いられる複数のコントロール信号（例え
ば、ライン・シーケンス信号、アドレス・リセット信
号、パル・シーケンス信号等）を各々のメモリに一時記
憶するタイミングと各々のメモリから読み出すタイミン
グに基づいて入力されるビデオ信号等の時間軸を補正し
ていた。
間軸補正等に用いられる複数のコントロール信号（例え
ば、ライン・シーケンス信号、アドレス・リセット信
号、パル・シーケンス信号等）を各々のメモリに一時記
憶するタイミングと各々のメモリから読み出すタイミン
グに基づいて入力されるビデオ信号等の時間軸を補正し
ていた。
【０００３】
【発明が解決しようとする課題】以上のように、従来の
コントロール信号の変換回路においては、複数のコント
ロール信号をメモリする記憶回路が各々のコントロール
信号に対して設けられていた。従って、多数のメモリを
必要とし、メモリ容量が増大していた。
コントロール信号の変換回路においては、複数のコント
ロール信号をメモリする記憶回路が各々のコントロール
信号に対して設けられていた。従って、多数のメモリを
必要とし、メモリ容量が増大していた。
【０００４】本発明は、以上の点を考慮してなされたも
ので、メモリ容量を大幅に削減でき、ＩＣのチップサイ
ズを小さくすることができるコントロール信号の変換回
路を提供することを目的としている。
ので、メモリ容量を大幅に削減でき、ＩＣのチップサイ
ズを小さくすることができるコントロール信号の変換回
路を提供することを目的としている。
【０００５】
【課題を解決するための手段】本発明のコントロール信
号の変換回路は、パラレル入力される複数のコントロー
ル信号を時分割してシリアル信号に変換するパラレル・
シリアル変換手段としてのパラレル・シリアル変換回路
２と、パラレル・シリアル変換回路２によって変換され
た信号を記憶する記憶手段としてのメモリ３と、メモリ
３から読み出されたシリアル信号をパラレル信号に変換
して出力するシリアル・パラレル変換手段としてのシリ
アル・パラレル変換回路５とを有することを特徴として
いる。
号の変換回路は、パラレル入力される複数のコントロー
ル信号を時分割してシリアル信号に変換するパラレル・
シリアル変換手段としてのパラレル・シリアル変換回路
２と、パラレル・シリアル変換回路２によって変換され
た信号を記憶する記憶手段としてのメモリ３と、メモリ
３から読み出されたシリアル信号をパラレル信号に変換
して出力するシリアル・パラレル変換手段としてのシリ
アル・パラレル変換回路５とを有することを特徴として
いる。
【０００６】
【作用】上記構成のコントロール信号の変換回路におい
ては、パラレル入力される複数のコントロール信号を時
分割してシリアル信号に変換してメモリ３に記憶し、メ
モリ３から読み出されたシリアル信号をパラレル信号に
変換して出力するようにしている。従って、メモリ容量
を少なくすることができる。
ては、パラレル入力される複数のコントロール信号を時
分割してシリアル信号に変換してメモリ３に記憶し、メ
モリ３から読み出されたシリアル信号をパラレル信号に
変換して出力するようにしている。従って、メモリ容量
を少なくすることができる。
【０００７】
【実施例】以下、図１を参照して、本発明の一実施例に
ついて説明する。同図において、パラレル・シリアル変
換回路２は入力される複数のコントロール信号１を時分
割してシリアル信号に変換する。メモリ３はこのシリア
ル信号を一時記憶するｎＨ・ＦＩＦＯ・メモリ（ｎライ
ン・先読み先出し・メモリ）である。メモリ４はビデオ
信号等の入力信号を一時記憶するｎＨ・ＦＩＦＯ・メモ
リ（ｎライン・先読み先出し・メモリ）である。シリア
ル・パラレル変換回路５は、メモリ３から読み出された
ビデオデータに対応して１Ｈ前のシリアル信号をパラレ
ル信号６に変換するシリアル・パラレル信号変換回路で
ある。
ついて説明する。同図において、パラレル・シリアル変
換回路２は入力される複数のコントロール信号１を時分
割してシリアル信号に変換する。メモリ３はこのシリア
ル信号を一時記憶するｎＨ・ＦＩＦＯ・メモリ（ｎライ
ン・先読み先出し・メモリ）である。メモリ４はビデオ
信号等の入力信号を一時記憶するｎＨ・ＦＩＦＯ・メモ
リ（ｎライン・先読み先出し・メモリ）である。シリア
ル・パラレル変換回路５は、メモリ３から読み出された
ビデオデータに対応して１Ｈ前のシリアル信号をパラレ
ル信号６に変換するシリアル・パラレル信号変換回路で
ある。
【０００８】次に、以上の構成に基づいて、その動作を
説明する。まず、複数のコントロール信号１はパラレル
・シリアル変換回路２に入力され、時分割でシリアル信
号に変換される。このシリアル信号はメモリ３に書込ク
ロックのタイミングで書込まれ、読出クロックのタイミ
ングでこのシリアル信号が読出される。一方、ビデオ信
号等の入力信号はメモリ４にメモリ３と同じ書込クロッ
クのタイミングで書込まれ、メモリ３と同じ読出クロッ
クのタイミングで信号が読出される。メモリ３から読出
されたシリアル信号は、シリアル・パラレル変換回路５
に入力され再びパラレル信号６に変換されて出力され
る。
説明する。まず、複数のコントロール信号１はパラレル
・シリアル変換回路２に入力され、時分割でシリアル信
号に変換される。このシリアル信号はメモリ３に書込ク
ロックのタイミングで書込まれ、読出クロックのタイミ
ングでこのシリアル信号が読出される。一方、ビデオ信
号等の入力信号はメモリ４にメモリ３と同じ書込クロッ
クのタイミングで書込まれ、メモリ３と同じ読出クロッ
クのタイミングで信号が読出される。メモリ３から読出
されたシリアル信号は、シリアル・パラレル変換回路５
に入力され再びパラレル信号６に変換されて出力され
る。
【０００９】次に、図２を参照して、シリアル・パラレ
ル変換回路２の具体的構成を説明する。図２において、
エッジ検出回路１１は入力されるＨＤ信号のエッジを検
出し、その検出パルスを出力する。１Ｈカウンタ１２は
入力される検出パルスの入力があると、カウンタ値をリ
セットしてクロックの数をカウントする。デコーダ１３
は入力されるカウント値に応じて、所定のパルス信号を
出力する。
ル変換回路２の具体的構成を説明する。図２において、
エッジ検出回路１１は入力されるＨＤ信号のエッジを検
出し、その検出パルスを出力する。１Ｈカウンタ１２は
入力される検出パルスの入力があると、カウンタ値をリ
セットしてクロックの数をカウントする。デコーダ１３
は入力されるカウント値に応じて、所定のパルス信号を
出力する。
【００１０】以上の構成に基づいて、その動作を図３を
参照しながら説明する。まず、入力されるＨＤ信号のエ
ッジがエッジ検出回路１１によって検出されると、エッ
ジ検出回路１１はエッジ検出信号を出力する。１Ｈカウ
ンタ１２はこのエッジ検出信号を受けると、リセットし
て書込クロックの数をカウントする。このカウント値が
デコーダ１３に入力されると、デコーダ１３はそのカウ
ント値に対応して図３の、、に示すパルス信号を
出力する。この実施例では、パルス信号はカウント値
が３２から４８の間の値のとき論理Ｈとされ、パルス信
号はカウント値が６４から８０の間の値のとき論理Ｈ
とされ、パルス信号はカウント値が９６から１１２の
間の値のとき論理Ｈとされる。
参照しながら説明する。まず、入力されるＨＤ信号のエ
ッジがエッジ検出回路１１によって検出されると、エッ
ジ検出回路１１はエッジ検出信号を出力する。１Ｈカウ
ンタ１２はこのエッジ検出信号を受けると、リセットし
て書込クロックの数をカウントする。このカウント値が
デコーダ１３に入力されると、デコーダ１３はそのカウ
ント値に対応して図３の、、に示すパルス信号を
出力する。この実施例では、パルス信号はカウント値
が３２から４８の間の値のとき論理Ｈとされ、パルス信
号はカウント値が６４から８０の間の値のとき論理Ｈ
とされ、パルス信号はカウント値が９６から１１２の
間の値のとき論理Ｈとされる。
【００１１】これらのパルス信号、、は、各々Ａ
ＮＤ回路１４、１５、１６の一入力とされ、他方の入力
とされているコントロール信号Ａ、Ｂ、Ｃとの論理積が
とられる。これらのＡＮＤ回路１４、１５、１６の出力
はＯＲ回路１７を介して出力される。このようにして、
図３の出力信号に示すようなシリアル信号が得られる。
ＮＤ回路１４、１５、１６の一入力とされ、他方の入力
とされているコントロール信号Ａ、Ｂ、Ｃとの論理積が
とられる。これらのＡＮＤ回路１４、１５、１６の出力
はＯＲ回路１７を介して出力される。このようにして、
図３の出力信号に示すようなシリアル信号が得られる。
【００１２】次に、得られたシリアル信号をパラレル信
号に変換するシリアル・パラレル変換回路５の具体的構
成を、図４を参照して説明する。尚、図２における場合
と同一要件については同一符号を付してある。
号に変換するシリアル・パラレル変換回路５の具体的構
成を、図４を参照して説明する。尚、図２における場合
と同一要件については同一符号を付してある。
【００１３】図４において、フリップ・フロップ２１乃
至２６は、入力される１Ｈ前の信号の状態を読出クロッ
クのタイミングで保持する。スイッチＳＷ１、ＳＷ３、
ＳＷ５はデコーダ１３から出力される信号によって制御
され、その信号が高レベルの時下側に、低レベルの時上
側に切り替えられる。スイッチＳＷ２、ＳＷ４、ＳＷ６
はエッジ検出回路１１から出力される信号によって制御
され、その信号が高レベルの時上側に、低レベルの時下
側に切り替えられる。
至２６は、入力される１Ｈ前の信号の状態を読出クロッ
クのタイミングで保持する。スイッチＳＷ１、ＳＷ３、
ＳＷ５はデコーダ１３から出力される信号によって制御
され、その信号が高レベルの時下側に、低レベルの時上
側に切り替えられる。スイッチＳＷ２、ＳＷ４、ＳＷ６
はエッジ検出回路１１から出力される信号によって制御
され、その信号が高レベルの時上側に、低レベルの時下
側に切り替えられる。
【００１４】次に、その動作を図５を参照しながら説明
する。まず、デコーダ１３から図５の乃至に示すよ
うな時間的にずれたパルス信号が出力される。この実施
例においては、１Ｈカウンタ１２のカウント値が４０、
７２または１０４のとき、パルス信号、またはが
発生されている。このパルス信号のタイミングでスイッ
チＳＷ１、ＳＷ３、ＳＷ５は順次下側に切り替わる。こ
れらのスイッチが下側に切り替わったときのシリアル入
力信号の状態がフリップ・フロップ２１、２３、２５に
保持されるので、フリップ・フロップ２１、２３、２５
は図５のａ、ｂ、ｃに示すような信号を出力する。
する。まず、デコーダ１３から図５の乃至に示すよ
うな時間的にずれたパルス信号が出力される。この実施
例においては、１Ｈカウンタ１２のカウント値が４０、
７２または１０４のとき、パルス信号、またはが
発生されている。このパルス信号のタイミングでスイッ
チＳＷ１、ＳＷ３、ＳＷ５は順次下側に切り替わる。こ
れらのスイッチが下側に切り替わったときのシリアル入
力信号の状態がフリップ・フロップ２１、２３、２５に
保持されるので、フリップ・フロップ２１、２３、２５
は図５のａ、ｂ、ｃに示すような信号を出力する。
【００１５】また、スイッチＳＷ２、ＳＷ４、ＳＷ６
は、ＨＤ信号の立上がりエッジがエッジ検出回路１１に
よって検出されるタイミングによって、フリップ・フロ
ップ２１、２３、２５の出力ａ、ｂ、ｃの状態を保持す
る。即ち、エッジ検出回路１１はエッジを検出すると低
レベル信号を出力するので、スイッチＳＷ２、ＳＷ４、
ＳＷ６を下側に切り替える。従って、この時の出力ａ、
ｂ、ｃはフリップ・フロップ２２、２４、２６に保持さ
れ、図５のＡ、Ｂ、Ｃに示すようなパラレル信号が出力
される。このようにして、シリアル信号がパラレル信号
に変換される。
は、ＨＤ信号の立上がりエッジがエッジ検出回路１１に
よって検出されるタイミングによって、フリップ・フロ
ップ２１、２３、２５の出力ａ、ｂ、ｃの状態を保持す
る。即ち、エッジ検出回路１１はエッジを検出すると低
レベル信号を出力するので、スイッチＳＷ２、ＳＷ４、
ＳＷ６を下側に切り替える。従って、この時の出力ａ、
ｂ、ｃはフリップ・フロップ２２、２４、２６に保持さ
れ、図５のＡ、Ｂ、Ｃに示すようなパラレル信号が出力
される。このようにして、シリアル信号がパラレル信号
に変換される。
【００１６】
【発明の効果】以上のように、本発明のコントロール信
号の変換回路は、パラレル入力される複数のコントロー
ル信号を時分割してシリアル信号に変換して記憶手段に
記憶し、記憶手段から読み出されたシリアル信号をパラ
レル信号に変換して出力するようにしているので、メモ
リ容量を少なくすることができメモリＩＣを小型化でき
る等の効果を奏する。
号の変換回路は、パラレル入力される複数のコントロー
ル信号を時分割してシリアル信号に変換して記憶手段に
記憶し、記憶手段から読み出されたシリアル信号をパラ
レル信号に変換して出力するようにしているので、メモ
リ容量を少なくすることができメモリＩＣを小型化でき
る等の効果を奏する。
【図１】本発明のコントロール信号の変換回路の一実施
例の構成を示すブロック図である。
例の構成を示すブロック図である。
【図２】本発明のコントロール信号の変換回路のパラレ
ル・シリアル変換回路の一実施例の構成を示すブロック
図である。
ル・シリアル変換回路の一実施例の構成を示すブロック
図である。
【図３】本発明のコントロール信号の変換回路のパラレ
ル・シリアル変換回路の各部の波形を示すタイムチャー
トである。
ル・シリアル変換回路の各部の波形を示すタイムチャー
トである。
【図４】本発明のコントロール信号の変換回路のシリア
ル・パラレル変換回路の一実施例の構成を示すブロック
図である。
ル・パラレル変換回路の一実施例の構成を示すブロック
図である。
【図５】本発明のコントロール信号の変換回路のシリア
ル・パラレル変換回路の各部の波形を示すタイムチャー
トである。
ル・パラレル変換回路の各部の波形を示すタイムチャー
トである。
１ パラレル信号（コントロール信号） ２ パラレル・シリアル変換回路（パラレル・シリアル
変換手段） ３ メモリ（記憶手段） ４ メモリ ５ シリアル・パラレル変換回路（シリアル・パラレル
変換手段）
変換手段） ３ メモリ（記憶手段） ４ メモリ ５ シリアル・パラレル変換回路（シリアル・パラレル
変換手段）
Claims (1)
- 【請求項１】 パラレル入力される複数のコントロール
信号を時分割してシリアル信号に変換するパラレル・シ
リアル変換手段と、 前記パラレル・シリアル変換手段によって変換された信
号を記憶する記憶手段 と、前記記憶手段から読み出されたシリアル信号をパラ
レル信号に変換して出力するシリアル・パラレル変換手
段とを有することを特徴とするコントロール信号の変換
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3313489A JPH05130566A (ja) | 1991-11-01 | 1991-11-01 | コントロール信号の変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3313489A JPH05130566A (ja) | 1991-11-01 | 1991-11-01 | コントロール信号の変換回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05130566A true JPH05130566A (ja) | 1993-05-25 |
Family
ID=18041933
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3313489A Withdrawn JPH05130566A (ja) | 1991-11-01 | 1991-11-01 | コントロール信号の変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05130566A (ja) |
-
1991
- 1991-11-01 JP JP3313489A patent/JPH05130566A/ja not_active Withdrawn
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990204 |