JPH0381180B2 - - Google Patents
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- JPH0381180B2 JPH0381180B2 JP57159853A JP15985382A JPH0381180B2 JP H0381180 B2 JPH0381180 B2 JP H0381180B2 JP 57159853 A JP57159853 A JP 57159853A JP 15985382 A JP15985382 A JP 15985382A JP H0381180 B2 JPH0381180 B2 JP H0381180B2
- Authority
- JP
- Japan
- Prior art keywords
- memory
- processing unit
- central processing
- clock
- address
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Information Transfer Systems (AREA)
- Memory System (AREA)
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、中央処理装置（CPU）のバスに接
続されるメモリを制御するメモリ制御方法に関す
るものである。
続されるメモリを制御するメモリ制御方法に関す
るものである。
従来例の構成とその問題点
第１図は、CPUのバスに接続される従来の代
表的なメモリの構成例を示している。第１図にお
いて１はCPU、２はメモリ、３はチツプ選択回
路である。通常CPU１から出力されるアドレス
バス信号の上位ビツトからメモリ２を選択するた
めのチツプ選択信号を作つている。チツプ選択回
路３により、メモリ２が選択されると、CPU１
が出力しているアドレスバス信号により、メモリ
２の特定の番地が選択され、その番地にリード／
ライト信号Ｒ／Ｗにより、Ｒ／Ｗ＝０のときは、
CPU１から出力されたデータバス信号の内容を、
書き込む。Ｒ／Ｗ＝１のときは、メモリ２の選択
された番地の内容をCPU１のデータバス上に出
力し、CPU１が読み取る。
表的なメモリの構成例を示している。第１図にお
いて１はCPU、２はメモリ、３はチツプ選択回
路である。通常CPU１から出力されるアドレス
バス信号の上位ビツトからメモリ２を選択するた
めのチツプ選択信号を作つている。チツプ選択回
路３により、メモリ２が選択されると、CPU１
が出力しているアドレスバス信号により、メモリ
２の特定の番地が選択され、その番地にリード／
ライト信号Ｒ／Ｗにより、Ｒ／Ｗ＝０のときは、
CPU１から出力されたデータバス信号の内容を、
書き込む。Ｒ／Ｗ＝１のときは、メモリ２の選択
された番地の内容をCPU１のデータバス上に出
力し、CPU１が読み取る。
この従来例の構成において、メモリ２の持つ容
量は、機器が必要とするメモリ容量に決められ
る。一方半導体分野の急速な発展により、メモリ
素子の容量は、大容量化してきている。メモリ素
子を収納するパツケージのピン数を少なくするた
め、各番地は１ビツトで構成し番地方向に大容量
化してきている。たとえば、番地を64K持ち、各
番地は１ビツトで構成（64K×１と表わす）され
たメモリ素子を８個並列に使用すると、64Kバイ
ト（64K×８）の容量を持つメモリが実現でき
る。しかし端末機等においては、64Kバイトのメ
モリ容量を必要としない場合が多い。あるいは
8Kバイト単位という比較的小容量で増設できる
ことが望まれる。しかし、番地方向に大きな容量
を持つメモリ素子は、従来の構成では、使用する
ことが困難である。
量は、機器が必要とするメモリ容量に決められ
る。一方半導体分野の急速な発展により、メモリ
素子の容量は、大容量化してきている。メモリ素
子を収納するパツケージのピン数を少なくするた
め、各番地は１ビツトで構成し番地方向に大容量
化してきている。たとえば、番地を64K持ち、各
番地は１ビツトで構成（64K×１と表わす）され
たメモリ素子を８個並列に使用すると、64Kバイ
ト（64K×８）の容量を持つメモリが実現でき
る。しかし端末機等においては、64Kバイトのメ
モリ容量を必要としない場合が多い。あるいは
8Kバイト単位という比較的小容量で増設できる
ことが望まれる。しかし、番地方向に大きな容量
を持つメモリ素子は、従来の構成では、使用する
ことが困難である。
発明の目的
本発明は、（64K×１）のように比較的番地方
向に大きな容量を持ち、各番地は１ビツトで構成
されているメモリ素子を使つて、8Kバイト（8K
×８）のメモリとして使用し、素子数の低減をは
かることを目的とするものである。
向に大きな容量を持ち、各番地は１ビツトで構成
されているメモリ素子を使つて、8Kバイト（8K
×８）のメモリとして使用し、素子数の低減をは
かることを目的とするものである。
発明の構成
本発明は、CPUのバスとメモリの間に、書き
込み時にパラレル−シリアル変換器、読み出し時
にシリアル−パラレル変換器を設けることによ
り、（64K×１）構成のメモリ素子を使つて（8K
×８）あるいは（16K×４）といつたメモリを構
成する。
込み時にパラレル−シリアル変換器、読み出し時
にシリアル−パラレル変換器を設けることによ
り、（64K×１）構成のメモリ素子を使つて（8K
×８）あるいは（16K×４）といつたメモリを構
成する。
実施例の説明
以下に本発明の一実施例の構成について図面と
ともに説明する。第２図において、２０はCPU、
２１はメモリ、２３はチツプ選択回路、２４はタ
イミング発生部、２５は外部アドレス発生部、２
６はCPUクロツク発生部、２７はパラレル−シ
リアル変換器、２８はシリアル−パラレル変換
器、２９はバス制御回路Ａ、３０はバス制御回路
Ｂである。CPU２０のデータバス信号は、並列
８ビツト（Ｄ０〜Ｄ７）、アドレスバス信号は、
並列16ビツトＡ０〜Ａ１５で構成されているとす
る。
ともに説明する。第２図において、２０はCPU、
２１はメモリ、２３はチツプ選択回路、２４はタ
イミング発生部、２５は外部アドレス発生部、２
６はCPUクロツク発生部、２７はパラレル−シ
リアル変換器、２８はシリアル−パラレル変換
器、２９はバス制御回路Ａ、３０はバス制御回路
Ｂである。CPU２０のデータバス信号は、並列
８ビツト（Ｄ０〜Ｄ７）、アドレスバス信号は、
並列16ビツトＡ０〜Ａ１５で構成されているとす
る。
CPU２０がメモリ２１にデータを書き込む場
合の動作について説明する。CPU２０から出力
されるアドレスバス信号の上位ビツトＡ１３〜Ａ
１５をチツプ選択回路２３が判定し、メモリ２１
を選択しているかどうか決定する。もしアドレス
信号がメモリ２１に対してあらかじめ決められた
アドレスを示す内容であれば、チツプ選択回路２
３は、タイミング発生部２４に対して、選択信号
SELを出力する。タイミング発生部２４は、選択
信号SELにより、パラレル−シリアル変換器（こ
の場合８ビツト構成）２７に対してロード信号
LDを出力し、CPU２０の出力しているデータバ
ス信号（書き込みデータ）を、パラレル−シリア
ル変換器２７に書き込む。メモリ２１には、
CPU２０のアドレスバス信号Ａ０〜Ａ１２と外
部アドレス発生部２５の外部アドレス信号（３ビ
ツト）が、アドレス信号として加えられている。
外部アドレス信号は、ロード信号LDで、リセツ
トされるため、初期値は、０である。次にタイミ
ング発生部２４は、メモリ２１に対して、チツプ
選択信号MCSを出力する。CPU２０はリード／
ライト信号Ｒ／Ｗを書き込みモード（Ｒ／Ｗ＝
φ）としている。したがつて、メモリ２１に加え
られているアドレス信号が示す番地に、パラレル
−シリアル変換２７の出力WDの内容を書き込
む。パラレル−シリアル変換器２７の出力WD
は、LSBが出ている。この状態では、出力WD
は、CPU２０のデータバス信号のDφに対応して
いる。
合の動作について説明する。CPU２０から出力
されるアドレスバス信号の上位ビツトＡ１３〜Ａ
１５をチツプ選択回路２３が判定し、メモリ２１
を選択しているかどうか決定する。もしアドレス
信号がメモリ２１に対してあらかじめ決められた
アドレスを示す内容であれば、チツプ選択回路２
３は、タイミング発生部２４に対して、選択信号
SELを出力する。タイミング発生部２４は、選択
信号SELにより、パラレル−シリアル変換器（こ
の場合８ビツト構成）２７に対してロード信号
LDを出力し、CPU２０の出力しているデータバ
ス信号（書き込みデータ）を、パラレル−シリア
ル変換器２７に書き込む。メモリ２１には、
CPU２０のアドレスバス信号Ａ０〜Ａ１２と外
部アドレス発生部２５の外部アドレス信号（３ビ
ツト）が、アドレス信号として加えられている。
外部アドレス信号は、ロード信号LDで、リセツ
トされるため、初期値は、０である。次にタイミ
ング発生部２４は、メモリ２１に対して、チツプ
選択信号MCSを出力する。CPU２０はリード／
ライト信号Ｒ／Ｗを書き込みモード（Ｒ／Ｗ＝
φ）としている。したがつて、メモリ２１に加え
られているアドレス信号が示す番地に、パラレル
−シリアル変換２７の出力WDの内容を書き込
む。パラレル−シリアル変換器２７の出力WD
は、LSBが出ている。この状態では、出力WD
は、CPU２０のデータバス信号のDφに対応して
いる。
次にタイミング発生部２４は、カウントアツプ
信号CPUを、外部アドレス発生部２５に出力し、
外部アドレス信号を１つ進める。続いてタイミン
グ発生部２４は、シフト信号SHPを、パラレル
−シリアル変換器２７に出力する。シフト信号
SHPが加わると、パラレル−シリアル変換器２
７の内容は、MSBから、LSBの方向にそれぞれ
１ビツトシフトされる。したがつて出力WDは、
CPU２０のデータバス信号のＤ１に対応してい
る。この状態でメモリ２１のアドレス信号は、外
部アドレス信号により１つ進んでおり、そのアド
レス信号が示す番地に、パラレル−シリアル変換
器２７の出力WDが書き込まれる。このようにし
て、タイミング発生部２４は、カウントアツプ信
号CUPを外部アドレス発生部２５に加え、外部
アドレス信号を１つずつ進め、シフト信号SHP
をパラレル−シリアル変換器２７に加えることに
より、出力WDを１ビツト上位の内容に変更し、
メモリ２１に書き込む。この書き込み動作をWD
の出力が、CPU２０のデータバス信号Ｄ７の内
容になり、その出力WDをメモリ２１に書き込む
までくり返すことにより、CPU２０のデータバ
ス信号の内容をメモリ２１に書き込む。
信号CPUを、外部アドレス発生部２５に出力し、
外部アドレス信号を１つ進める。続いてタイミン
グ発生部２４は、シフト信号SHPを、パラレル
−シリアル変換器２７に出力する。シフト信号
SHPが加わると、パラレル−シリアル変換器２
７の内容は、MSBから、LSBの方向にそれぞれ
１ビツトシフトされる。したがつて出力WDは、
CPU２０のデータバス信号のＤ１に対応してい
る。この状態でメモリ２１のアドレス信号は、外
部アドレス信号により１つ進んでおり、そのアド
レス信号が示す番地に、パラレル−シリアル変換
器２７の出力WDが書き込まれる。このようにし
て、タイミング発生部２４は、カウントアツプ信
号CUPを外部アドレス発生部２５に加え、外部
アドレス信号を１つずつ進め、シフト信号SHP
をパラレル−シリアル変換器２７に加えることに
より、出力WDを１ビツト上位の内容に変更し、
メモリ２１に書き込む。この書き込み動作をWD
の出力が、CPU２０のデータバス信号Ｄ７の内
容になり、その出力WDをメモリ２１に書き込む
までくり返すことにより、CPU２０のデータバ
ス信号の内容をメモリ２１に書き込む。
第３図に書き込み動作におけるタイミング図を
示す。
示す。
次にCPU２０がメモリ２１のデータを読み出
す場合の動作について説明する。
す場合の動作について説明する。
書き込み動作と同じように、CPU２０から出
力されるアドレスバス信号の上位ビツトＡ１３〜
Ａ１５をチツプ選択回路２３が判定し、メモリ２
１を選択しているかどうか決定する。もし選択さ
れているなら、チツプ選択回路２３は、タイミン
グ発生部２４に対して、選択信号SELを出力す
る。CPU２０のリード／ライト信号Ｒ／Ｗは読
み出しモード（Ｒ／Ｗ＝１）になつている。タイ
ミング発生部２４は、選択信号SELにより、外部
アドレス発生部２５にロード信号LDを出力し、
外部アドレス信号をリセツトする。
力されるアドレスバス信号の上位ビツトＡ１３〜
Ａ１５をチツプ選択回路２３が判定し、メモリ２
１を選択しているかどうか決定する。もし選択さ
れているなら、チツプ選択回路２３は、タイミン
グ発生部２４に対して、選択信号SELを出力す
る。CPU２０のリード／ライト信号Ｒ／Ｗは読
み出しモード（Ｒ／Ｗ＝１）になつている。タイ
ミング発生部２４は、選択信号SELにより、外部
アドレス発生部２５にロード信号LDを出力し、
外部アドレス信号をリセツトする。
次にタイミング発生部２４は、メモリ２１に対
して、チツプ選択信号MCSを出力する。チツプ
選択信号MCSにより、メモリ２１は、リード／
ライト信号Ｒ／Ｗが読み出しモードになつている
ので、アドレス信号が示す番地の内容を出力デー
タRDに出力する。出力データRDは、シリアル
−パラレル変換器２８（この場合８ビツト構成）
の入力端子に接続されており、タイミング発生部
２４のシフト信号SHPでシリアル−パラレル変
換器２８のMSBに取り込まれる。この動作が終
了すると、タイミング発生部２４は、カウントア
ツプ信号CUPを外部アドレス発生部２５に出力
し、外部アドレス信号を１つ進める。メモリ２１
に加わつているアドレス信号が１つ進むため、次
の番地の内容が出力データRDに出力される。続
いて、タイミング発生部２４は、シリアル−パラ
レル変換器２８にシフト信号SHPを出力する。
パラレル−シリアル変換器２８は、シフト信号
SHPが加わると、MSBからLSBの方向にそれぞ
れ１ビツトシフトし、それと同時に、出力データ
RDの内容をMSBに取り込む。この読み出し動作
を外部アドレス信号を７とし、その番地の出力デ
ータRDをシリアル−パラレル変換器２８のMSB
に取り込むまでくり返す。この動作が終ると、シ
リアル−パラレル変換器２８の内容は、書き込み
動作時に、CPU２０のデータバス信号をパラレ
ル−シリアル変換器２７に書き込んだ内容とそれ
ぞれのビツト位置が同一になつている。（CPU２
０のデータバス信号Ｄ７の内容が、パラレル−シ
リアル変換器２７及びシリアル−パラレル変換器
２８のそれぞれのMSBに対応している。） 本発明のメモリ構成では、CPUが、メモリを
リード／ライトする時、メモリ素子を複数回リー
ド／ライトする為、CPUのクロツクφ2の期間内、
動作が終了しない。この問題を解決するため、モ
トローラ社のMC6800系のCPUを、外部クロツク
で使用する場合について述べる。
して、チツプ選択信号MCSを出力する。チツプ
選択信号MCSにより、メモリ２１は、リード／
ライト信号Ｒ／Ｗが読み出しモードになつている
ので、アドレス信号が示す番地の内容を出力デー
タRDに出力する。出力データRDは、シリアル
−パラレル変換器２８（この場合８ビツト構成）
の入力端子に接続されており、タイミング発生部
２４のシフト信号SHPでシリアル−パラレル変
換器２８のMSBに取り込まれる。この動作が終
了すると、タイミング発生部２４は、カウントア
ツプ信号CUPを外部アドレス発生部２５に出力
し、外部アドレス信号を１つ進める。メモリ２１
に加わつているアドレス信号が１つ進むため、次
の番地の内容が出力データRDに出力される。続
いて、タイミング発生部２４は、シリアル−パラ
レル変換器２８にシフト信号SHPを出力する。
パラレル−シリアル変換器２８は、シフト信号
SHPが加わると、MSBからLSBの方向にそれぞ
れ１ビツトシフトし、それと同時に、出力データ
RDの内容をMSBに取り込む。この読み出し動作
を外部アドレス信号を７とし、その番地の出力デ
ータRDをシリアル−パラレル変換器２８のMSB
に取り込むまでくり返す。この動作が終ると、シ
リアル−パラレル変換器２８の内容は、書き込み
動作時に、CPU２０のデータバス信号をパラレ
ル−シリアル変換器２７に書き込んだ内容とそれ
ぞれのビツト位置が同一になつている。（CPU２
０のデータバス信号Ｄ７の内容が、パラレル−シ
リアル変換器２７及びシリアル−パラレル変換器
２８のそれぞれのMSBに対応している。） 本発明のメモリ構成では、CPUが、メモリを
リード／ライトする時、メモリ素子を複数回リー
ド／ライトする為、CPUのクロツクφ2の期間内、
動作が終了しない。この問題を解決するため、モ
トローラ社のMC6800系のCPUを、外部クロツク
で使用する場合について述べる。
第４図において、φ1，φ2はCPUクロツクで、
φ1S，φ2Sは、CPUの基準クロツク周期である。
φ1S，φ2Sは、CPUの基準クロツク周期である。
第２図において、CPU２０が、メモリ２１に
リード／ライト動作を行うと、タイミング発生部
２４は、CPUクロツク発生部２６に、位相制御
信号FCを出力する。CPUクロツク発生部２６
は、位相制御信号FCにより、CPUクロツクφ2
を、次のφ2Sまで連続した波形とし、φ1は、φ2が
有効となつている期間出力されない。φ1，φ2の
位相制御は、メモリ２１のリード／ライト動作に
必要とする期間行なわれ、φ2のパルス巾をさら
に広げることも可能である。
リード／ライト動作を行うと、タイミング発生部
２４は、CPUクロツク発生部２６に、位相制御
信号FCを出力する。CPUクロツク発生部２６
は、位相制御信号FCにより、CPUクロツクφ2
を、次のφ2Sまで連続した波形とし、φ1は、φ2が
有効となつている期間出力されない。φ1，φ2の
位相制御は、メモリ２１のリード／ライト動作に
必要とする期間行なわれ、φ2のパルス巾をさら
に広げることも可能である。
MC6800系のCPUは、CPUがバスを使用する
期間と、解放する期間は、CPUのクロツクφ2で
決まる。したがつてCPUがバスを解放する期間
（φ2以外の期間）では、CPU以外のデバイス（た
とえばCRT制御素子）が、バスを使用するとい
う場合がある。しかもCPU以外のデバイスは、
一定周期でバスを使用する必要がある時、上記の
ように、メモリをリード／ライトする時、CPU
のクロツクφ2のパルス巾が変化すると障害とな
る。この問題を解決するため、第２図において、
バス制御回路Ａ２９は、CPUの基準クロツクφ2S
とリード／ライト信号Ｒ／Ｗにより、φ2Sの期間
のみCPUがデータバスを使用するよう動作する。
バス制御回路Ｂ３０は、メモリ２１から、読み出
されたデータが、シリアル−パラレル変換器２８
から出力されているので、この信号をφ2Sの期間
データバスに送出し、φ2S以外の期間はトライス
テート状態となるようタイミング発生部２４から
出力されるイネーブル信号ENにより制御する。
メモリ２１の読み出し動作中、CPUクロツクφ2
は、φ2Sを複数個含んでいるが、φ2の立下がり時
にCPUは、データバス信号を取り込むため、誤
動作することはない。
期間と、解放する期間は、CPUのクロツクφ2で
決まる。したがつてCPUがバスを解放する期間
（φ2以外の期間）では、CPU以外のデバイス（た
とえばCRT制御素子）が、バスを使用するとい
う場合がある。しかもCPU以外のデバイスは、
一定周期でバスを使用する必要がある時、上記の
ように、メモリをリード／ライトする時、CPU
のクロツクφ2のパルス巾が変化すると障害とな
る。この問題を解決するため、第２図において、
バス制御回路Ａ２９は、CPUの基準クロツクφ2S
とリード／ライト信号Ｒ／Ｗにより、φ2Sの期間
のみCPUがデータバスを使用するよう動作する。
バス制御回路Ｂ３０は、メモリ２１から、読み出
されたデータが、シリアル−パラレル変換器２８
から出力されているので、この信号をφ2Sの期間
データバスに送出し、φ2S以外の期間はトライス
テート状態となるようタイミング発生部２４から
出力されるイネーブル信号ENにより制御する。
メモリ２１の読み出し動作中、CPUクロツクφ2
は、φ2Sを複数個含んでいるが、φ2の立下がり時
にCPUは、データバス信号を取り込むため、誤
動作することはない。
実施例では、シリアル−パラレル変換器及びパ
ラレル−シリアル変換器それぞれ一組として説明
したが、２組以上のものを用意すれば、メモリの
リード／ライト時間を短縮できることは、明らか
である。
ラレル−シリアル変換器それぞれ一組として説明
したが、２組以上のものを用意すれば、メモリの
リード／ライト時間を短縮できることは、明らか
である。
発明の効果
本発明は、上記のような構成であり、本発明に
よれば、以下に示す効果が得られる。
よれば、以下に示す効果が得られる。
１ パラレル−シリアル変換器及びシリアル−パ
ラレル変換器を用い、外部からアドレスを付加
してメモリ素子のアドレス方向に複数回リー
ド／ライトすることにより、不足するワード方
向のビツト数を補うことができるため、アドレ
ス方向に大きな容量を持つメモリ素子を用い
て、メモリ素子の持つアドレス方向の容量より
小さいメモリが構成でき、機器の小型化が実現
できる。
ラレル変換器を用い、外部からアドレスを付加
してメモリ素子のアドレス方向に複数回リー
ド／ライトすることにより、不足するワード方
向のビツト数を補うことができるため、アドレ
ス方向に大きな容量を持つメモリ素子を用い
て、メモリ素子の持つアドレス方向の容量より
小さいメモリが構成でき、機器の小型化が実現
できる。
２ バス制御機能を持つているため、CPU以外
のデバイスが、同一のバスに接続されていても
誤動作することはない。
のデバイスが、同一のバスに接続されていても
誤動作することはない。
第１図は従来のメモリ制御方法の概略を示すブ
ロツク図、第２図は本発明の一実施例におけるメ
モリ制御方法の概略を示すブロツク図、第３図、
第４図はそれぞれ同実施例の動作説明図である。 ２０……中央処理装置（CPU）、２１……メモ
リ、２３……チツプ選択回路、２４……タイミン
グ発生部、２５……外部アドレス発生部、２６…
…クロツク発生部、２７……パラレル−シリアル
変換器、２８……シリアル−パラレル変換、２
９，３０……バス制御回路。
ロツク図、第２図は本発明の一実施例におけるメ
モリ制御方法の概略を示すブロツク図、第３図、
第４図はそれぞれ同実施例の動作説明図である。 ２０……中央処理装置（CPU）、２１……メモ
リ、２３……チツプ選択回路、２４……タイミン
グ発生部、２５……外部アドレス発生部、２６…
…クロツク発生部、２７……パラレル−シリアル
変換器、２８……シリアル−パラレル変換、２
９，３０……バス制御回路。
Claims (1)
- 【特許請求の範囲】 １ 中央処理装置２０からメモリ２１への情報の
書き込み時には、上記中央処理装置２０から送ら
れる複数ビツトの情報をパラレル−シリアル変換
し、上記中央処理装置２０から送られるアドレス
に外部アドレスを付加したアドレスにより上記メ
モリ２１に記憶し、 上記メモリ２１から上記中央処理装置２０への
情報の読み出し時には、書き込み時に付加した外
部アドレスと上記中央処理装置２０から送られる
アドレスを使つて上記メモリ２１から情報を読み
出し、シリアル−パラレル変換を行つて、上記中
央処理装置２０が必要とする複数ビツトに復元す
るメモリ制御方法であつて、 第１のクロツクのハイレベルの期間にはバスを
上記中央処理装置２０に接続し、上記第１のクロ
ツクのローレベルの期間には上記バスを上記中央
処理装置２０から切り離し、 上記中央処理装置２０が上記メモリ２１をアク
セスする時には、上記中央処理装置２０に入力す
る第２のクロツクのハイレベルの期間の前端と後
端が上記第１のクロツクの相異なるハイレベルの
期間と重なるように上記第２のクロツクを位相制
御し、 上記央処理装置２０から上記メモリ２１への情
報の書き込みの場合は、上記第２のクロツクがハ
イレベルの期間の前端の上記第１のクロツクがハ
イレベルの期間に上記中央処理装置２０からの情
報をパラレル−シリアル変換器２７に転送し、上
記第２のクロツクがハイレベルの期間に情報を上
記メモリ２１へ書き込み、 上記メモリ２１から上記中央処理装置２０への
情報の読み出しの場合は、上記第２のクロツクが
ハイレベルの期間に上記メモリ２１から情報を読
み出し、上記第２のクロツクのハイレベルの期間
の後端の上記第１のクロツクがハイレベルの期間
にシリアル−パラレル変換器２８から情報を上記
中央処理装置２０へ転送し、 上記中央処理装置２０以外の上記バスに接続さ
れた他のデバイスは、上記第１のクロツクがロー
レベルの期間に上記バスを一定周期で使用するこ
とを特徴とするメモリ制御方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57159853A JPS5949647A (ja) | 1982-09-14 | 1982-09-14 | メモリ制御方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57159853A JPS5949647A (ja) | 1982-09-14 | 1982-09-14 | メモリ制御方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5949647A JPS5949647A (ja) | 1984-03-22 |
| JPH0381180B2 true JPH0381180B2 (ja) | 1991-12-27 |
Family
ID=15702656
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57159853A Granted JPS5949647A (ja) | 1982-09-14 | 1982-09-14 | メモリ制御方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5949647A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62102343A (ja) * | 1985-10-29 | 1987-05-12 | Yaskawa Electric Mfg Co Ltd | デジタル計算機用記憶装置 |
| JP3001892B2 (ja) * | 1988-03-31 | 2000-01-24 | 日本電気ホームエレクトロニクス株式会社 | メモリアクセス回路 |
| JPH02143979A (ja) * | 1988-11-25 | 1990-06-01 | Matsushita Electric Works Ltd | 半導体メモリ |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS585477B2 (ja) * | 1975-08-25 | 1983-01-31 | 日本電信電話株式会社 | バツフアメモリホウシキ |
-
1982
- 1982-09-14 JP JP57159853A patent/JPS5949647A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5949647A (ja) | 1984-03-22 |
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