JPH05134785A - 情報処理装置 - Google Patents
情報処理装置Info
- Publication number
- JPH05134785A JPH05134785A JP3294713A JP29471391A JPH05134785A JP H05134785 A JPH05134785 A JP H05134785A JP 3294713 A JP3294713 A JP 3294713A JP 29471391 A JP29471391 A JP 29471391A JP H05134785 A JPH05134785 A JP H05134785A
- Authority
- JP
- Japan
- Prior art keywords
- fdd
- disk drive
- information processing
- predetermined time
- turned
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02E—REDUCTION OF GREENHOUSE GAS [GHG] EMISSIONS, RELATED TO ENERGY GENERATION, TRANSMISSION OR DISTRIBUTION
- Y02E60/00—Enabling technologies; Technologies with a potential or indirect contribution to GHG emissions mitigation
- Y02E60/10—Energy storage using batteries
Landscapes
- Power Sources (AREA)
Abstract
(57)【要約】
【目的】 ディスク状記録媒体に対し情報の記録、再生
を行なうディスク駆動装置、例えばＦＤＤを複数備えた
情報処理装置において、情報処理装置本体の電源オンに
伴なって前記複数のディスク駆動装置を起動する際のピ
ーク電流を低減する。 【構成】 情報処理装置全体を制御するＣＰＵは装置本
体の電源オン（ステップＳ１）後、直ちに第１のＦＤＤ
電源制御用ポートをオンして第１のＦＤＤ（Ａ）を起動
し（Ｓ２）、続いてタイマー処理により所定時間Ｔn の
経過を待ち（Ｓ３〜Ｓ５）、経過したら第２のＦＤＤ電
源制御用ポートをオンして第２のＦＤＤ（Ｂ）を起動す
る（Ｓ６）。このようにしてＦＤＤの起動タイミングが
所定時間Ｔn ずらされることにより、各ＦＤＤの起動時
のピーク電流の高まりが所定時間ずらされ、全体として
のピーク電流を大幅に低減できる。
を行なうディスク駆動装置、例えばＦＤＤを複数備えた
情報処理装置において、情報処理装置本体の電源オンに
伴なって前記複数のディスク駆動装置を起動する際のピ
ーク電流を低減する。 【構成】 情報処理装置全体を制御するＣＰＵは装置本
体の電源オン（ステップＳ１）後、直ちに第１のＦＤＤ
電源制御用ポートをオンして第１のＦＤＤ（Ａ）を起動
し（Ｓ２）、続いてタイマー処理により所定時間Ｔn の
経過を待ち（Ｓ３〜Ｓ５）、経過したら第２のＦＤＤ電
源制御用ポートをオンして第２のＦＤＤ（Ｂ）を起動す
る（Ｓ６）。このようにしてＦＤＤの起動タイミングが
所定時間Ｔn ずらされることにより、各ＦＤＤの起動時
のピーク電流の高まりが所定時間ずらされ、全体として
のピーク電流を大幅に低減できる。
Description
【０００１】
【産業上の利用分野】本発明は情報処理装置に関し、特
にディスク状記録媒体に対し情報の記録、再生を行なう
ディスク駆動装置を複数備えた情報処理装置に関するも
のである。
にディスク状記録媒体に対し情報の記録、再生を行なう
ディスク駆動装置を複数備えた情報処理装置に関するも
のである。
【０００２】
【従来の技術】例えばワードプロセッサやパーソナルコ
ンピュータなどの情報処理装置では、上記ディスク駆動
装置の代表的なものとしてＦＤＤ（フロッピーディスク
駆動装置）を外部記憶装置として備えた構成が広く採用
されている。このようにＦＤＤを備えた従来の情報処理
装置では情報処理装置本体の電源オンと同時にＦＤＤも
電源をオンされ起動されるようになっている。ＦＤＤが
複数搭載されている場合、複数のＦＤＤが全部同時に電
源をオンされ、起動されるように構成されている。
ンピュータなどの情報処理装置では、上記ディスク駆動
装置の代表的なものとしてＦＤＤ（フロッピーディスク
駆動装置）を外部記憶装置として備えた構成が広く採用
されている。このようにＦＤＤを備えた従来の情報処理
装置では情報処理装置本体の電源オンと同時にＦＤＤも
電源をオンされ起動されるようになっている。ＦＤＤが
複数搭載されている場合、複数のＦＤＤが全部同時に電
源をオンされ、起動されるように構成されている。
【０００３】
【発明が解決しようとする課題】しかしながら、上記の
ように情報処理装置本体の電源オンに応じて複数のＦＤ
Ｄを同時に起動すると、その時のピーク電流が非常に大
きくなり、それに合わせて装置の電源回路の容量を大き
くする必要があり、それだけコストがかかるという問題
があった。この問題はディスク装置がＨＤＤ（ハードデ
ィスク駆動装置）や光ディスク駆動装置などの場合も同
様である。
ように情報処理装置本体の電源オンに応じて複数のＦＤ
Ｄを同時に起動すると、その時のピーク電流が非常に大
きくなり、それに合わせて装置の電源回路の容量を大き
くする必要があり、それだけコストがかかるという問題
があった。この問題はディスク装置がＨＤＤ（ハードデ
ィスク駆動装置）や光ディスク駆動装置などの場合も同
様である。
【０００４】そこで本発明の課題は、この種のディスク
駆動装置を複数備えた情報処理装置において、電源オン
時のピーク電流を低減できる構成を提供することにあ
る。
駆動装置を複数備えた情報処理装置において、電源オン
時のピーク電流を低減できる構成を提供することにあ
る。
【０００５】
【課題を解決するための手段】上記の課題を解決するた
め、本発明によれば、ディスク状記録媒体に対し情報の
記録、再生を行なうディスク駆動装置を複数備えた情報
処理装置において、情報処理装置本体の電源オンに伴な
って前記複数のディスク駆動装置を起動する際に各ディ
スク駆動装置の起動タイミングを所定時間ずらして順次
起動する制御手段を設けた構成を採用した。
め、本発明によれば、ディスク状記録媒体に対し情報の
記録、再生を行なうディスク駆動装置を複数備えた情報
処理装置において、情報処理装置本体の電源オンに伴な
って前記複数のディスク駆動装置を起動する際に各ディ
スク駆動装置の起動タイミングを所定時間ずらして順次
起動する制御手段を設けた構成を採用した。
【０００６】
【作用】このような構成によれば、情報処理装置本体の
電源オンに伴なって複数のディスク駆動装置が起動タイ
ミングを所定時間ずらして順次起動されるので、各ディ
スク駆動装置の起動時のピーク電流の高まりが順次所定
時間ずらされる。
電源オンに伴なって複数のディスク駆動装置が起動タイ
ミングを所定時間ずらして順次起動されるので、各ディ
スク駆動装置の起動時のピーク電流の高まりが順次所定
時間ずらされる。
【０００７】
【実施例】以下、図を参照して本発明の実施例を説明す
る。実施例の情報処理装置は例えばワードプロセッサあ
るいはパーソナルコンピュータなどとして構成される。
る。実施例の情報処理装置は例えばワードプロセッサあ
るいはパーソナルコンピュータなどとして構成される。
【０００８】図１は実施例の情報処理装置の構成を示し
ている。同図において、符号１はマイクロプロセッサ素
子などからなるＣＰＵ（中央処理装置）であり、ＲＯＭ
（リードオンリメモリ）５に格納されたプログラムを実
行することにより、バスライン２を介して接続された装
置の各構成要素を制御する。
ている。同図において、符号１はマイクロプロセッサ素
子などからなるＣＰＵ（中央処理装置）であり、ＲＯＭ
（リードオンリメモリ）５に格納されたプログラムを実
行することにより、バスライン２を介して接続された装
置の各構成要素を制御する。
【０００９】バスライン２には入力装置としてキーボー
ド３が接続されており、キーボード３から例えば文字情
報が入力され、ＲＡＭ（ランダムアクセスメモリ）４の
一部にある文章メモリに格納される。
ド３が接続されており、キーボード３から例えば文字情
報が入力され、ＲＡＭ（ランダムアクセスメモリ）４の
一部にある文章メモリに格納される。
【００１０】文章メモリに記憶された文字情報は、表示
装置のＣＲＴ７に表示される。その表示の制御はＣＰＵ
１の指示に従いＣＲＴＣ（ＣＲＴコントローラ）６によ
り行なわれる。ＣＲＴＣ６はＣＧ（キャラクタジェネレ
ータ）８の発生する文字フォントのデータを用いて上記
文字情報をＣＲＴ７に表示させる。
装置のＣＲＴ７に表示される。その表示の制御はＣＰＵ
１の指示に従いＣＲＴＣ（ＣＲＴコントローラ）６によ
り行なわれる。ＣＲＴＣ６はＣＧ（キャラクタジェネレ
ータ）８の発生する文字フォントのデータを用いて上記
文字情報をＣＲＴ７に表示させる。
【００１１】また、ＣＰＵ１の指示により文字情報をプ
リンタ９により印字出力することもできる。プリンタ９
の制御はプリンタコントローラ１０を介して行なわれ
る。
リンタ９により印字出力することもできる。プリンタ９
の制御はプリンタコントローラ１０を介して行なわれ
る。
【００１２】さらに、バスライン２にはＦＤＣ（ＦＤＤ
コントローラ）１１を介して２台のＦＤＤ１２Ａ、１２
Ｂが外部記憶装置として接続されており、これらに着脱
可能に装着されるフロッピーディスクに対し文字情報な
どのファイルを書き込んだり読み出したりできるように
なっている。
コントローラ）１１を介して２台のＦＤＤ１２Ａ、１２
Ｂが外部記憶装置として接続されており、これらに着脱
可能に装着されるフロッピーディスクに対し文字情報な
どのファイルを書き込んだり読み出したりできるように
なっている。
【００１３】ところで、本実施例ではＣＰＵ１がＦＤＤ
１２Ａ、１２Ｂの電源オン、即ち起動を別々に制御する
ために不図示の電源制御用ポートＰA、ＰBが設けられ
る。また、図２に示すようにＦＤＤ１２Ａ、１２Ｂの電
源ラインのそれぞれにスイッチＳＷ1、ＳＷ2が挿入さ
れ、この両スイッチが上記ポートＰA、ＰBの出力信号の
オン（１）、オフ（０）に応じてオンまたはオフし、Ｆ
ＤＤ１２Ａ、１２Ｂに対して電源が供給または遮断され
るようになっている。
１２Ａ、１２Ｂの電源オン、即ち起動を別々に制御する
ために不図示の電源制御用ポートＰA、ＰBが設けられ
る。また、図２に示すようにＦＤＤ１２Ａ、１２Ｂの電
源ラインのそれぞれにスイッチＳＷ1、ＳＷ2が挿入さ
れ、この両スイッチが上記ポートＰA、ＰBの出力信号の
オン（１）、オフ（０）に応じてオンまたはオフし、Ｆ
ＤＤ１２Ａ、１２Ｂに対して電源が供給または遮断され
るようになっている。
【００１４】次に装置本体の電源オン直後にＣＰＵ１に
よりなされるＦＤＤの起動制御の動作を図３および図４
のフローチャートを参照して説明する。
よりなされるＦＤＤの起動制御の動作を図３および図４
のフローチャートを参照して説明する。
【００１５】図３はＦＤＤの起動制御のメインルーチン
を示している。まず図３のステップＳ１において装置本
体の電源がオンされると、ＣＰＵ１は直ちにＦＤＤの電
源制御用ポートＰAをオンし、第１のＦＤＤ１２Ａに対
して電源供給を行ない起動させる（ステップＳ２）。
を示している。まず図３のステップＳ１において装置本
体の電源がオンされると、ＣＰＵ１は直ちにＦＤＤの電
源制御用ポートＰAをオンし、第１のＦＤＤ１２Ａに対
して電源供給を行ない起動させる（ステップＳ２）。
【００１６】次にステップＳ３でＣＰＵ１に設けられた
タイマーのカウント時間Ｔを時間の初期値Ｔ0に設定す
る。なお図４のタイマー処理ルーチンに示すように、前
記のタイマーは装置本体の電源オン（ステップＳ１’）
の直後に０にリセットされ（ステップＳ２’）、しかる
後に所定周期でカウント時間Ｔがインクリメントされる
（ステップＳ３’）。
タイマーのカウント時間Ｔを時間の初期値Ｔ0に設定す
る。なお図４のタイマー処理ルーチンに示すように、前
記のタイマーは装置本体の電源オン（ステップＳ１’）
の直後に０にリセットされ（ステップＳ２’）、しかる
後に所定周期でカウント時間Ｔがインクリメントされる
（ステップＳ３’）。
【００１７】また図３においてステップＳ３の後はステ
ップＳ４、Ｓ５のループにより現在のカウント時間Ｔと
初期値Ｔ0の差が所定時間Ｔnになるまでカウント時間Ｔ
を所定周期でインクリメントする。即ち、所定時間Ｔn
の経過を待つ。なお所定時間Ｔn はＦＤＤの電源オンか
らピーク電流が通常レベルに低下するまでにかかる時間
とする。
ップＳ４、Ｓ５のループにより現在のカウント時間Ｔと
初期値Ｔ0の差が所定時間Ｔnになるまでカウント時間Ｔ
を所定周期でインクリメントする。即ち、所定時間Ｔn
の経過を待つ。なお所定時間Ｔn はＦＤＤの電源オンか
らピーク電流が通常レベルに低下するまでにかかる時間
とする。
【００１８】このようにして所定時間Ｔn が経過したら
ステップＳ６で電源制御用ポートＰB をオンし、第２の
ＦＤＤ１２Ｂに対して電源供給を行ない起動させ、この
処理を終了する。
ステップＳ６で電源制御用ポートＰB をオンし、第２の
ＦＤＤ１２Ｂに対して電源供給を行ない起動させ、この
処理を終了する。
【００１９】このようにして装置本体の電源オンとほぼ
同時に第１のＦＤＤ１２Ａが起動され、それから所定時
間Ｔn 経過した後に第２のＦＤＤ１２Ｂが起動される。
従って、ＦＤＤ１２Ａ、１２Ｂのピーク電流の高まりの
タイミングが所定時間Ｔn ずらされ、２台のＦＤＤ全体
の起動時のピーク電流を半減でき、電源回路の容量を小
さくでき、コストダウンを図れる。
同時に第１のＦＤＤ１２Ａが起動され、それから所定時
間Ｔn 経過した後に第２のＦＤＤ１２Ｂが起動される。
従って、ＦＤＤ１２Ａ、１２Ｂのピーク電流の高まりの
タイミングが所定時間Ｔn ずらされ、２台のＦＤＤ全体
の起動時のピーク電流を半減でき、電源回路の容量を小
さくでき、コストダウンを図れる。
【００２０】なおＦＤＤが３台以上設けられる場合も同
様に起動のタイミングを所定時間Ｔn ずつずらして順次
起動することによりピーク電流を大幅に低減できること
は勿論である。またＨＤＤや光ディスク駆動装置など他
のディスク駆動装置が複数設けられる場合、または複数
種類のディスク装置が設けられる場合も同様に起動タイ
ミングをずらして同様の効果が得られることも勿論であ
る。
様に起動のタイミングを所定時間Ｔn ずつずらして順次
起動することによりピーク電流を大幅に低減できること
は勿論である。またＨＤＤや光ディスク駆動装置など他
のディスク駆動装置が複数設けられる場合、または複数
種類のディスク装置が設けられる場合も同様に起動タイ
ミングをずらして同様の効果が得られることも勿論であ
る。
【００２１】
【発明の効果】以上の説明から明らかなように、本発明
によれば、ディスク状記録媒体に対し情報の記録、再生
を行なうディスク駆動装置を複数備えた情報処理装置に
おいて、情報処理装置本体の電源オンに伴なって前記複
数のディスク駆動装置を起動する際に各ディスク駆動装
置の起動タイミングを所定時間ずらして順次起動する制
御手段を設けた構成を採用したので、各ディスク駆動装
置の起動時のピーク電流の高まりが順次所定時間ずらさ
れ、複数のディスク駆動装置全体の起動時のピーク電流
を大幅に低減できる。従って情報処理装置の電源回路の
容量を小さくでき、同装置のコストダウンを図れるとい
う優れた効果が得られる。
によれば、ディスク状記録媒体に対し情報の記録、再生
を行なうディスク駆動装置を複数備えた情報処理装置に
おいて、情報処理装置本体の電源オンに伴なって前記複
数のディスク駆動装置を起動する際に各ディスク駆動装
置の起動タイミングを所定時間ずらして順次起動する制
御手段を設けた構成を採用したので、各ディスク駆動装
置の起動時のピーク電流の高まりが順次所定時間ずらさ
れ、複数のディスク駆動装置全体の起動時のピーク電流
を大幅に低減できる。従って情報処理装置の電源回路の
容量を小さくでき、同装置のコストダウンを図れるとい
う優れた効果が得られる。
【図１】本発明の実施例による情報処理装置の全体の回
路構成を示すブロック図である。
路構成を示すブロック図である。
【図２】同装置のＦＤＤの電源制御に関わる構成を示す
ブロック図である。
ブロック図である。
【図３】同装置のＦＤＤの起動制御のフローチャート図
である。
である。
【図４】同制御において計時を行なうためのタイマー処
理ルーチンのフローチャート図である。
理ルーチンのフローチャート図である。
１ ＣＰＵ ３ キーボード ４ ＲＡＭ ５ ＲＯＭ ７ ＣＲＴ ９ プリンタ １２Ａ、１２Ｂ ＦＤＤ
Claims (1)
- 【請求項１】 ディスク状記録媒体に対し情報の記録、
再生を行なうディスク駆動装置を複数備えた情報処理装
置において、情報処理装置本体の電源オンに伴なって前
記複数のディスク駆動装置を起動する際に各ディスク駆
動装置の起動タイミングを所定時間ずらして順次起動す
る制御手段を設けたことを特徴とする情報処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3294713A JPH05134785A (ja) | 1991-11-12 | 1991-11-12 | 情報処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3294713A JPH05134785A (ja) | 1991-11-12 | 1991-11-12 | 情報処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05134785A true JPH05134785A (ja) | 1993-06-01 |
Family
ID=17811348
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3294713A Pending JPH05134785A (ja) | 1991-11-12 | 1991-11-12 | 情報処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05134785A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008547140A (ja) * | 2005-06-30 | 2008-12-25 | インテル コーポレイション | シリアル接続装置、方法及びシステム |
| JP2012064056A (ja) * | 2010-09-16 | 2012-03-29 | Toshiba Corp | 情報処理装置 |
-
1991
- 1991-11-12 JP JP3294713A patent/JPH05134785A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008547140A (ja) * | 2005-06-30 | 2008-12-25 | インテル コーポレイション | シリアル接続装置、方法及びシステム |
| JP2012064056A (ja) * | 2010-09-16 | 2012-03-29 | Toshiba Corp | 情報処理装置 |
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