JPH05135577A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【目的】 簡易な回路構成により効率の良いリフレッシ
ュを実行することができ、メモリアクセスの性能を向上
させる。 【構成】 半導体記憶装置１０は、ＤＲＡＭ１１と、Ｄ
ＲＡＭ１１のアクセス制御を行うＤＲＡＭ制御回路１２
と、ＤＲＡＭ１１に対しＲＡＳオンリーリフレッシュを
実行するとともに、ＳＲＡＭ１４に記憶されたロウアド
レスのビット位置を基に所定のリフレッシュ動作を行う
リフレッシュ制御回路１３と、アクセスされたロウアド
レスの位置をビットで記憶するＳＲＡＭ１４を設け、リ
フレッシュ制御回路１３はバスマスタからのＤＲＡＭ１
１アクセス時のロウアドレスをＳＲＡＭ１４に記憶させ
るとともに、ＲＡＳオンリーリフレッシュ時にそのビッ
ト位置については、リフレッシュを実行しないように制
御する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体記憶装置に係
り、詳細には、記憶保持のためのリフレッシュ動作を必
要とするダイナミック・ランダム・アクセス・メモリ
（ＤＲＡＭ：dynamic random access memory）を備えた
半導体記憶装置に関する。

【０００２】

【従来の技術】近年のオフィスコンピュータやパーソナ
ルコンピュータなどのコンピュータシステムにおいて、
比較的大きな容量で読込み、書込み可能な記憶素子とし
てＤＲＡＭが使用されている。ＤＲＡＭは揮発性の記憶
素子であるため、記憶内容を保持しておくには、一定時
間以内に内容の再生を行うリフレッシュ動作が不可欠と
なる。ＤＲＡＭにおいて、読出し／書込み動作が行われ
ると、選択されたワード線に接続されている全メモリセ
ルが同時にリフレッシュされる。従って、メモリセルア
レイ（memory cell array）全部をリフレッシュするた
めには、選択するワード線を変えながら、一定時間の間
にワード線の数だけリフレッシュ動作（通常は読出し動
作）を行う。リフレッシュ動作中は自由な読出し、書込
みができないので、リフレッシュ動作に費やす時間（リ
フレッシュオーバヘッド時間：refresh overhead tim
e）が増加するとメモリシステムの利用効率が下がる。
リフレッシュオーバヘッド時間を少なくするためには、
ワード線の数を減らしてリフレッシュ回数を減らすか、
またはリフレッシュ時間間隔（refresh interval）を長
くする方法をとる。一方、ＲＡＳ（row address selec
t：行アドレス選択信号）オンリーリフレッシュ（RAS o
nly refresh）は、リフレッシュ動作中の消費電力を減
らすためにＲＡＳクロックのみを動作させ、リフレッシ
ュに関連のある回路のみを動作させる。すなわち、ＲＡ
Ｓオンリーリフレッシュは、指定された行のリードと再
ライトのみを行い、外部へのデータの出力や外部からの
データの入力を行わない動作をさせる。また、チップ内
にリフレッシュ用アドレスを発生するためのカウンタ回
路を内蔵し、自動的に必要なアドレスを発生して外部制
御回路の負担を軽くすることも行われている。

【０００３】

【発明が解決しようとする課題】しかしながら、このよ
うな従来の半導体記憶装置にあっては、一定周期でリフ
レッシュ動作を行っていたため、リフレッシュサイクル
中は他のデバイスのメモリアクセスが待たされることに
なり、その結果、アクセスできる時間が減少してシステ
ム全体の性能を下げる要因となるという問題点があっ
た。このような不具合を解決しようとして、従来、例え
ば、ＣＰＵアクセスによってデータのライトが行われて
リフレッシュされたアドレスを除外し、リフレッシュが
行われないアドレスに対してのみリフレッシュを行うこ
とにより、リフレッシュに要する時間を短縮するように
したもの（特開平２−２２３０９号公報参照）や、リフ
レッシュアドレスカウンタから出力されるリフレッシュ
アドレスとアクセス時に外部から入力されたロウアドレ
スを比較し、一致した場合には外部へ一致信号を出力す
ることにより無駄なリフレッシュを防ぐようにしたもの
（特開平２−５３２９１号公報参照）がある。ところ
が、上記各装置のようにアドレスを記憶するものでは所
定のアドレス制御を行うために例えばアドレス監視回路
やアドレス比較回路等が必要となり回路構成が複雑とな
ってしまうという欠点があった。してみれば、アクセス
時のロウアドレス位置を記憶し、ＲＡＳオンリーリフレ
ッシュ機能を用いてＲＡＳオンリーリフレッシュ時にそ
の位置についてはリフレッシュを実行しないようにすれ
ば、簡易な回路構成により効率の良いリフレッシュを実
行することができ、メモリアクセスの性能を向上させる
ことができることは明らかである。本発明の課題は、Ｄ
ＲＡＭのＲＡＳオンリーリフレッシュ機能を用いて効率
良いリフレッシュを実行できるようにすることである。

【０００４】

【課題を解決するための手段】本発明の手段は次の通り
である。メモリ素子１（図１のブロック図を参照、以下
同じ）は、一定時間内にリフレッシュを必要とするもの
で、例えばＲＡＳオンリーリフレッシュ可能なダイナミ
ックＲＡＭ（ＤＲＡＭ）である。記憶手段２は、アクセ
スされたロウアドレスの位置をビットで記憶する記憶素
子で、例えばロウアドレス領域分の容量を持つスタティ
ックＲＡＭ（ＳＲＡＭ）等である。リフレッシュ制御手
段３は、リフレッシュ時に、記憶手段２に記憶されたビ
ット位置に対応するロウアドレスの発生を判別し、ビッ
ト位置に対応するロウアドレスがあるときはリフレッシ
ュ動作を停止させるリフレッシュ制御回路である。

【０００５】

【作用】本発明の手段の作用は次の通りである。リフレ
ッシュ時間内にメモリ素子１がアクセスされると、アク
セスされたロウアドレスの位置が記憶手段２にビットで
記憶される。そして、メモリ素子１のリフレッシュ時、
リフレッシュ制御手段３により記憶手段２に記憶された
ビット位置に対応するロウアドレスの発生がチェックさ
れ、このビット位置に対応するロウアドレスがあるとき
はリフレッシュ動作を実行しないように制御される。従
って、簡易な回路構成により効率の良いリフレッシュを
実行することができ、メモリアクセスの性能を向上させ
ることができる。

【０００６】

【実施例】以下、図２〜図５を参照して実施例を説明す
る。図２〜図５は半導体記憶装置の一実施例を示す図で
ある。先ず、構成を説明する。図２は半導体記憶装置１
０のブロック図である。この図において、半導体記憶装
置１０は、ダイナミックＲＡＭ（ＤＲＡＭ）１１と、Ｄ
ＲＡＭ１１のアクセス制御を行うＤＲＡＭ制御回路１２
と、ＤＲＡＭ１１に対しＲＡＳオンリーリフレッシュを
実行するとともに、後述するＳＲＡＭ１４に記憶された
ロウアドレスのビット位置を基に所定のリフレッシュ動
作を行うリフレッシュ制御回路１３（図３）と、アクセ
スされたロウアドレスの位置をビットで記憶するスタテ
ィックＲＡＭ（ＳＲＡＭ）１４により構成されている。
同図中、２１は図示しないバスマスタとのインターフェ
イスを行うバスマスタインターフェイス、２２はシステ
ム（例えば、ＣＰＵ）から出力されるアドレスをＤＲＡ
Ｍ制御回路１２に供給するシステムアドレスバスであ
り、システムアドレスバス２２を通してＤＲＡＭ制御回
路１２に入力されたＤＲＡＭアドレス信号はＤＲＡＭ制
御回路１２内でロウアドレスとカラムアドレスに分けら
れる。ＤＲＡＭ制御回路１２からはＲＡＭ制御信号（Ｒ
ＡＳ信号を除く）２３がＤＲＡＭ１１に出力され、ＲＡ
ＭアドレスがＲＡＭアドレスバス２４を通してＤＲＡＭ
１１及びリフレッシュ制御回路１３に出力される。ま
た、ＤＲＡＭ１１と図示しないシステム（ＣＰＵ）間は
システムデータバス２５を介してデータがアクセスされ
る。

【０００７】ここで、ＤＲＡＭ制御回路１２からＤＲＡ
Ｍ１１に対してＲＡＭアドレスバス２４を介してアドレ
ス信号が出力されると出力されたアドレスが行アドレス
となってＤＲＡＭ１１に認識され、同時に、リフレッシ
ュ制御回路１３では出力されたアドレスをＳＲＡＭ１４
にラッチさせるように制御する。すなわち、リフレッシ
ュ制御回路１３は、ＤＲＡＭ制御回路１２から供給され
たアドレスを用いてＳＲＡＭ１４に対してアクセスされ
たロウアドレスの位置に対応するビットを立てる。リフ
レッシュ時にはリフレッシュしなければならないロウア
ドレスの位置をＳＲＡＭ１４のアドレスとしてビットを
読みにいき、ビットが立っていたらそのロウアドレスが
アクセスされたときであるからリフレッシュは行わない
でＳＲＡＭ１４のビットをクリアする。このようにして
一定期間内にアクセスがあったところはリフレッシュを
省略してＣＰＵの処理を受け入れることを可能にする。

【０００８】図３はリフレッシュ制御回路１３の回路構
成図である。この図において、リフレッシュ制御回路１
３は、ＤＲＡＭ制御回路１２とインターフェイス２５を
介して接続され、リフレッシュ時間を計測するタイマ回
路３１と、タイマ回路３１によりロウアドレス分のビッ
ト幅をカウントし、リフレッシュ実行時はカウンタの値
を後述するセレクタ制御回路３７及びＳＲＡＭアドレス
バス３０を介してＳＲＡＭ１４のアドレスとして出力す
るカウンタ回路３２と、ＲＡＭアドレスバス２４を通し
て入力されたロウアドレスをＲＡＳ信号（ＤＲＡＭ制御
回路１２からのＲＡＳ信号２６又はＲＡＳ生成回路３４
（後述）で生成されたＲＡＳ信号）に従ってラッチする
ロウアドレスラッチ回路３３と、リフレッシュ実行時タ
イマ回路３１からのタイマ出力を基にＲＡＭ信号を生成
するＲＡＳ生成回路３４と、リフレッシュ開始時にＳＲ
ＡＭリード信号２７を出力してＳＲＡＭ１４に記憶され
ているデータを読出すように制御するとともに、リフレ
ッシュを実行しないときＳＲＡＭライト制御回路３６
（後述）にＳＲＡＭ１４のビットをクリアするように要
求するＳＲＡＭリード制御回路３５と、ＳＲＡＭライト
信号２８を出力してＳＲＡＭ１４に対するデータ書込み
（ＳＲＡＭ１４のビットのオン／オフ）を制御するＳＲ
ＡＭライト制御回路３６と、リフレッシュ開始時にカウ
ンタ回路３２のアドレスがＳＲＡＭアドレスバス３０に
出力されるようにセレクタ回路３９（後述）を切替える
とともに、セレクタ回路４１（後述）に対しデータが入
力側になるように切替え、またＳＲＡＭ１４に対しライ
トしないようにＳＲＡＭライト制御回路３６を制御する
セレクタ制御回路３７と、セレクタ制御回路３７からの
制御信号によりＲＡＭアドレスバス２４を通して入力さ
れたロウアドレスがロウアドレスラッチ回路３３に出力
されるようにアドレスバスを切替えるとともに、リフレ
ッシュ実行時にはカウンタ回路３２のアドレスがＲＡＭ
アドレスバス２４に出力されるように切替えるアドレス
用セレクタ回路３８と、セレクタ制御回路３７からの制
御信号によりロウアドレスラッチ回路３３にラッチされ
たロウアドレスがＳＲＡＭアドレスバス３０に出力され
るようにアドレスバスを切替えるとともに、リフレッシ
ュ実行時にはカウンタ回路３２のアドレスがＳＲＡＭア
ドレスバス３０に出力されるように切替えるアドレス用
セレクタ回路３９と、セレクタ制御回路３７からの制御
信号によりＤＲＡＭ制御回路１２からのＲＡＳ信号２６
とＲＡＳ生成回路３４で生成されたＲＡＳ信号を切替え
てロウアドレスラッチ回路３３及びＳＲＡＭライト制御
回路３６に出力するＲＡＳ用セレクタ回路４０と、セレ
クタ制御回路３７からの制御信号によりリフレッシュ実
行時はＳＲＡＭデータ信号２９がＳＲＡＭリード制御回
路３５に出力されるようにバスを切替えるとともに、リ
フレッシュを実行しない場合はＳＲＡＭライト制御回路
３６からＳＲＡＭ１４のビットをクリアするＳＲＡＭデ
ータ信号２９を出力するようにバスを切替えるＳＲＡＭ
データ用セレクタ回路４１とにより構成されている。

【０００９】次に、本実施例の動作を説明する。全体動作 ＤＲＡＭ制御回路１２は、バスマスタからのＤＲＡＭア
クセス要求に対してメモリサイクルを実行する。このと
き、リフレッシュ制御回路１３からのリフレッシュ要求
があるかまたはリフレッシュサイクル中であった場合
は、バスマスタからの要求をウェイトさせる。また、リ
フレッシュ制御回路１３は、ＤＲＡＭ１１に対し一定周
期でＲＡＳオンリーリフレッシュを実行する。

【００１０】一方、バスマスタからのＤＲＡＭアクセス
時には、リフレッシュ制御回路１３はＤＲＡＭ制御回路
１２からのロウアドレスをラッチし、そのアドレスに対
応するＳＲＡＭ１４のデータにビットを立てる。このビ
ットはリフレッシュ時に読出され、ビットが立っていれ
ばリフレッシュは行われず、代わりにそのビットをクリ
アする。

【００１１】以下、上記リフレッシュの動作を図４及び
図５を用いて説明する。図４はＤＲＡＭアクセス時にお
けるリフレッシュ制御回路１３の動作を示すタイミング
チャート、図５はリフレッシュサイクル時におけるリフ
レッシュ制御回路１３の動作を示すタイミングチャート
である。バスマスタからのＤＲＡＭ１１アクセス時における動作
（図４） バスマスタがＤＲＡＭ１１にアクセスすると（図４
（ａ）参照）、図３に示すようにその時のロウアドレス
はＤＲＡＭアドレスバス２４を通してアドレス用セレク
タ回路３８に入力され、セレクタ回路３８はＤＲＡＭ制
御回路１２からのＲＡＳ信号２６によってバスを切替え
る（図４（ｂ）参照）。これにより、通常のＤＲＡＭア
クセス時にはロウアドレスがロウアドレスラッチ回路３
３にラッチされる（図４（ｃ）参照）。ロウアドレスラ
ッチ回路３３にラッチされたロウアドレスは、ＳＲＡＭ
１４のアドレスとしてＳＲＡＭ１４に出力されることに
なる。この場合のタイミングは任意であり、本実施例で
は図４（ｃ）（ｄ）に示すタイミングとしている。ＳＲ
ＡＭ１４がアクセスされたことを表すために上記ロウア
ドレスに対応するＳＲＡＭ１４の領域に“１”を立てる
（図４（ｅ）参照）。なお、立てるビットは１ビットで
よい。すなわち、ラッチされたロウアドレスは、ＳＲＡ
Ｍ１４のアドレスバス３０上のアドレスとなり、ＳＲＡ
Ｍライト制御回路３６によってＳＲＡＭ１４にビットが
立てられ、このときのロウアドレスとＳＲＡＭ１４のア
ドレスは同じとなる。

【００１２】リフレッシュサイクル時における動作（図
５） タイマ回路３１は、リフレッシュ開始になると、サイク
ルスタート前に、先ずＲＡＭリード制御回路３５に対
し、カウンタ回路３２にアドレスとして示されているＳ
ＲＡＭデータを読みにいくよう要求を出す。そして、セ
レクタ制御回路３７は、カウンタ回路３２のアドレスＳ
ＲＡＭアドレスバス３０に出力されるようにセレクタ回
路３９を切り替え、また、セレクタ回路４１に対しデー
タが入力側になるように切り替える。このとき、バスマ
スタからのＤＲＡＭアクセスによって、ＳＲＡＭ１４に
対しライトしないようにＳＲＡＭライト制御回路３６を
制御する。すなわち、カウンタ回路３２はロウアドレス
分のビット幅のカウンタをタイマ回路３１によりカウン
トしており、リフレッシュを行うときのカウンタの出力
値をＳＲＡＭ１４のアドレスとしてセレクタ回路３９及
びＳＲＡＭアドレスバス３０を介してＳＲＡＭ１４に出
力する（図５（ｆ）参照）。そして、図３に示すように
ＳＲＡＭリード制御回路３５により上記アドレスのＳＲ
ＡＭ１４のデータを読出しにいくと、ＳＲＡＭ１４から
はデータがセレクタ回路４１を通してリード制御回路３
５に読み込まれる（図５（ｇ）（ｈ）参照）。

【００１３】そして、ＳＲＡＭ１４から読み込んだデー
タによりリフレッシュを実行する場合とリフレッシュを
実行しない場合の動作に分かれる。すなわち、読込んだ
データのビットが立っていなければ、実際にリフレッシ
ュサイクルを実行し、ビットが立っていればリフレッシ
ュサイクルは実行せず、そのビットをクリアする。この
動作のタイミングチャートは図５の“０”“１”に示さ
れる。

【００１４】（I）リフレッシュを実行する場合（図５
“０”参照） ＳＲＡＭ１４から読み込んだデータが“０”のときはシ
ステム（ＣＰＵ）からのアクセスがなかった場合であ
り、リフレッシュを行う必要があるときであるからＳＲ
ＡＭリード制御回路３５はタイマ回路３１に対してリフ
レッシュ要求を出力することを許可する信号を出力す
る。タイマ回路３１はこの許可信号を受け取るとシステ
ム（ＣＰＵ）からのアクセスを止めてリフレッシュを行
うためにＤＲＡＭ制御回路１２に対しリフレッシュ要求
を出力する。

【００１５】具体的には、リフレッシュを実行する場
合、ＳＲＡＭリード制御回路３５がタイマ回路３１にリ
フレッシュ許可信号を出すと、タイマ回路３１はＤＲＡ
Ｍ制御回路１２に対してバスマスタインターフェイス２
５を通してリフレッシュの要求を出す。ＤＲＡＭ制御回
路１２によってリフレッシュサイクルが許可されると、
タイマ回路３１はＲＡＳ生成回路３４とセレクタ制御回
路３７にサイクル開始を伝え、セレクタ制御回路３７は
カウンタ回路３２に示されたアドレスがＤＲＡＭアドレ
スバス２４上に出力されるようにセレクタ回路３８を切
替え、同時に、ＲＡ生成回路３４で生成されたＲＡＳ信
号がＲＡＳ（ロウアドレスストローブ）として出力され
るようにセレクタ回路４０を切替える。ＲＡＳ生成回路
３４からのＲＡＳ信号によって、カウンタ回路３２に示
されたアドレスのＤＲＡＭがリフレッシュされる。

【００１６】（II）リフレッシュを実行しない場合（図
５“１”参照） ＳＲＡＭ１４からＳＲＡＭリード制御回路３５に読込ん
だデータが“１”のときはリフレッシュ時間内にアクセ
スされなかったロウアドレスがあるときであるからリフ
レッシュを行わないでＳＲＡＭ１４のデータをクリアす
るようにする。すなわち、リフレッシュを実行しない場
合、ＳＲＡＭリード制御回路３５はＳＲＡＭライト制御
回路３６に対しビットをクリアするよう要求する。ま
た、カウンタ回路３２は、ＳＲＡＭをリードするときの
アドレスとリフレッシュ時のアドレスが同じになるよう
にするためにロウアドレスと同じビット幅になるように
タイマ回路３１により一定間隔でカウントアップされ
る。ここで、カウンタが一周する時間は、ＤＲＡＭ１１
のリフレッシュ時間に相当する。

【００１７】従って、リフレッシュ制御回路１３は、リ
フレッシュ時間内にアクセスされたロウアドレスのＤＲ
ＡＭ１１の領域に対しては、リフレッシュを実行しない
ことになる。

【００１８】以上説明したように、本実施例の半導体記
憶装置１０は、ＤＲＡＭ１１と、ＤＲＡＭ１１のアクセ
ス制御を行うＤＲＡＭ制御回路１２と、ＤＲＡＭ１１に
対しＲＡＳオンリーリフレッシュを実行するとともに、
ＳＲＡＭ１４に記憶されたロウアドレスのビット位置を
基に所定のリフレッシュ動作を行うリフレッシュ制御回
路１３と、アクセスされたロウアドレスの位置をビット
で記憶するＳＲＡＭ１４を設け、リフレッシュ制御回路
１３はバスマスタからのＤＲＡＭ１１アクセス時のロウ
アドレスをＳＲＡＭ１４に記憶させるとともに、ＲＡＳ
オンリーリフレッシュ時にそのビット位置については、
リフレッシュを実行しないように制御しているので、バ
スマスタからのアクセス時間を増加させることができ、
システムの性能を向上させることができる。また、オン
リーリフレッシュ機能を用いてアクセスされたロウアド
レスの位置をビットで記憶しているから、従来例のよう
にアドレス制御を行うためのアドレス監視回路やアドレ
ス比較回路等が不要となり簡易な回路構成によりメモリ
アクセスの向上を図ることができる。

【００１９】なお、本実施例では記憶素子としてスタテ
ィックＲＡＭを使用しているが、ロウアドレス分の領域
を有するものであればＳＲＡＭに限られないことは勿論
である。また、本実施例で示した回路の数、種類等は上
記実施例のものに限定されないことは言うまでもない。

【００２０】

【発明の効果】本発明によれば、アクセスされたロウア
ドレスのＤＲＡＭの領域に対しては、リフレッシュを実
行しないようにしているので、簡易な回路構成により効
率の良いリフレッシュを実行することができ、メモリア
クセスの性能を向上させることができる。

【図面の簡単な説明】

【図１】本発明の機能ブロック図である。

【図２】半導体記憶装置のブロック構成図である。

【図３】半導体記憶装置のリフレッシュ制御回路のブロ
ック構成図である。

【図４】半導体記憶装置のＤＲＡＭアクセス時の動作を
示すタイミングチャートである。

【図５】半導体記憶装置のリフレッシュサイクル時の動
作を示すタイミングチャートである。

【符号の説明】

１０ データ処理装置 １１ ＤＲＡＭ １２ ＤＲＡＭ制御回路 １３ リフレッシュ制御回路 １４ ＳＲＡＭ

Claims (1)

【特許請求の範囲】
1. 【請求項１】 一定時間内にリフレッシュを必要とする
   メモリ素子を有する半導体記憶装置であって、 アクセスされたロウアドレスの位置をビットで記憶する
   記憶手段と、 リフレッシュ時に、前記記憶手段に記憶されたビット位
   置に対応するロウアドレスの発生を判別し、ビット位置
   に対応するロウアドレスがあるときはリフレッシュ動作
   を停止させるリフレッシュ制御手段と、 を具備したことを特徴とする半導体記憶装置。