JPH01100794A - メモリアクセス方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、メモリアクセス方式に係り、特にスタチック
カラムモード、ページモードなど高速アクセスモードを
備えたダイナミックＲＡＭの高速アクセス制御に好適な
メモリアクセス方式に関する。

〔従来の技術〕

近年、半導体メモリの高速化により、ＭＯＳのダイナミ
ックＲＡＭＣＤＲＡＭ）でもアクセス時間が１００ナノ
秒を切る素子′が市販されている。これらのＤＲＡＭの
中には連続するメモリアクセス時にさらに高速にリード
／ライトができるような特別なモードを備えたものがあ
る。例えば日立製１メガビツトＤＲＡＭ、ＨＭ５１１０
０２Ｓではスタチックカラムモード、同ＨＭ５１１００
０　Ｓではページモードといった高速化手段である。こ
れらのＤＲＡＭの動作タイミングは日立のデータブック
「日立ＩＣメモリ」昭和６２年３月版（Ｃ８７４６Ｗ）
ｐ、３７４〜ｐ　、３８３　（ＨＭ５１１００２Ｓ）お
よびｐ、３４７〜ｐ　、　３５５　（ＨＭ５１１０００
Ｓ）に記載されている。

次に、第２図を用いて上記高速アクセスモードを説明す
る。第２図において、１はＤＲＡＭのメモリセルを表わ
す。同図ではセルがｎ行のロウとｍ列のカラムに配列さ
れている。一般にＤＲＡＭをアクセスする場合、アクセ
スすべきセルのアドレスはロウおよびカラムの２回に分
けて指定する。

例えば、セル（ｉ、ｊ）１０２をアクセスする場合、ま
ずロウアドレスｉを指定することでメモリセル上のｉ番
目のロウ１０１上のｍ個のセルを選択し、次にカラムア
ドレスｊを指定することでアクセスが可能となる。ここ
で注目すべきは、ロウアドレスを指定するとその１０つ
分のメモリセルが全て活性化される点である。したがっ
て１例えばロウ１１０１内のメモリセルを連続アクセス
する場合、毎回ロウアドレスを指定し直す必要はなく、
単にカラムアドレスのみ指定してアクセスすればよい筈
である。この原理を利用したのが前記のスタチックカラ
ムモードおよびページモードのＤ　ＲＡＭである。

これらのアクセスタイミングを第３図で説明する。ＲＡ
Ｓ　Ｉ　Ｏ３はロウアドレス１０６のストローブ信号で
ある。Ｃ５１０４はチップセレクト信号であり、実線部
はスタチックカラムモードのＤＲＡＭに対応する。かっ
こ内のＣＡ　Ｓ　１０４，１０５はカラムアドレス１０
７のストローブ信号であり、点線部１０５がページモー
ドのＤＲＡＭに対応する。あるアドレス（ｉ、ｊ）への
アクセスには、はじめＴＦ１０９の時間がかかるが、同
一のロウアドレスｉ内の他のカラムアドレスに、Ｑ・・
・２１０７等へのアクセスにはＴＲ１０８だけ短いＴｓ
　１１０のアクセスタイムで済むようすが示しである。

時刻ＴＥｓｏテＲＡ　Ｓ　１０３　オヨヒＣＳ　１０４
が非アクティブになっているのは。

■次のアクセスがロウアドレスｉ以外に対して行なわれ
た。

■他のメモリ素子（ＲＡＭ、ＲＯＭ含む）に対してアク
セスが行なわれた。

■Ｉ１０に対してアクセスが行なわれた、■アイドルサ
イクル（何もアクセスが行なわれなかった）、 のいずれかの状態になったことを示す。この場合、次に
アクセス要求が生じると、再びはじめの１回はＴＦ１０
９だけ時間をかけてアクセス動作を行なうことになる。

第４図は上記従来技術のメモリ制御を状態遷移図であら
れしたものである。２０１はメモリへのアクセス要求が
ないスタンバイ状態（以下、５ＴＢＹ状態と記す）、で
あり、アクセス要求がない限り、経路２０５によりスタ
ンバイ状態２０１に留まる。２０２は第１回目のメモリ
アクセス状態（以下、ＩＳＴ状態と記す）を示す。ＩＳ
Ｔ状態２０２は第３図のＴＦＩＯ９の期間のタイミング
によりメモリアクセスを行なう。２０３は第２回目以降
の同一ロウ内メモリアクセス状態（以下、２ＮＤ状態と
記す）を示す、２ＮＤ状態２０３は第３図のＴｓｌｌＯ
の期間に対応するタイミングでメモリアクセスを行なう
。

５ＴＢＹ状態２０２においてメモリアクセス要求がある
と、経路２０６によりＩＳＴ状態２０２に遷移する。Ｉ
ＳＴ状態２０２のアクセスが終了した状態で、もし次の
メモリアクセス要求がない場合には経路２０７により５
ＴＢＹ状態に戻る。

ＩＳＴ状態２０２で次のアクセス要求が生じた場合、２
通りの状態遷移が生じる。第１は第３図のように前回の
メモリアドレスのうち同一のロウアドレスの番地にアク
セス要求があった場合で、このときは経路２０９により
２ＮＤ状態２０３に遷移する。第２は前向と別のロウア
ドレスの番地にアクセス要求があった場合で、このとき
は経路２０８により再びＩＳＴ状態２０２に遷移する。

２ＮＤ状態２０３において、アクセスが終了した後に次
のメモリアクセス要求がない場合、経路２１２により５
ＴＢＹ状態２０１に遷移する。２ＮＤ状態２０３で次の
アクセス要求が生じた場合も、２通りの状態遷移が生じ
る。これはＩＳＴ状態２０２のときと同様で、第１は同
一ロウ内のアドレスにアクセス要求があった場合で、こ
のときは経路２１１により再び２ＮＤ状態２０３に遷移
する。第２は別のロウアドレスの番地にアクセス要求が
生じた場合で、このときは経路２１０によりＩＳＴ状態
２０２に遷移する。

この他、ＤＲＡＭ特有の問題として、第３図のＲＡＳ信
号１０３やＣ３（ＣＡＳ）信号１０４は一定時間以上”
Ｌ”レベルに下げたままにしておくことができない。こ
のため、例えば一定時間以上、経路２１１により２ＮＤ
状態２０３に留まった場合にはタイムアウト（Ｔ、Ｏ，
）として、たとえ同一ロウ内のメモリアクセスであって
も経路２１０により、ＩＳＴ状態に遷移するよう制御す
るのが普通である。

〔発明が解決しようとする問題点〕

第４図に示す従来のアクセス制御方式を用いたマイクロ
コンピュータシステムの動作の一例を第５図（Ａ）に示
す。実際のシステムでは、このように、ＲＡＭ（ここで
はＤＲＡＭをさす）だけでなく、ＲＯＭ（読出専用メモ
リ）やＩ　１０（周辺入出力デバイス）に対してもアク
セスが行なわれる。ＲＡＭの同一ロウアドレス内の番地
に連続アクセスする確率は大きいので１例えばアクセス
３０２〜３０５といったＲＡＭアクセスではアクセス３
０３以降のＲＡＭアクセスサイクルを短くできる。しか
し、アクセス３０６〜３１１の例のように、例えば、Ｒ
ＡＭへのアクセスが同一ロウ内のアドレスに対するもの
であってもＲＡＭアクセスとＲＡＭアクセスの間にＲＯ
ＭやＩｌｏに対するアクセスが混在している場合、第４
図の制御法では５ＴＢＹ状態２０１とＩＳＴ状態２０２
の間を遷移することが多いため、ＤＲＡＭの高速アクセ
スモードを活かすことができない。すなわち、上記技術
はＤＲＡＭに対する連続アクセスについて考えているが
、実際のシステムでよく生じるＤＲＡＭとＤＲＡＭのア
クセスの間に他のメモリやＩｌｏのアクセスが混在した
場合のＤＲＡＭアクセス高速化について配慮されておら
ず、ＤＲＡＭの高速アクセスモードを活かしきれていな
いという問題があった。

本発明は、かかるＤＲＡＭ以外のメモリや工１０のアク
セスが混在していてもＤＲＡＭの高速アクセスモードを
活かせるメモリアクセス方式を提供することにある。

〔問題点を解決するための手段〕

上記目的を達成するために、本発明は、高速アクセスモ
ードを有するＤＲＡＭ素子のアクセス方式において、 前記ＤＲＡＭを少なくとも１回アクセスした後、連続し
て前記ＤＲＡＭのアクセス要求がない場合に、前記ＤＲ
ＡＭのロウアドレスのストロボ信号をアクティブ状態に
し、かつ前記ＤＲＡＭを書込以外の状態に保持するよう
にしたものである。

前記高速アクセスモードは１例えば、スタチックカラム
モードあるいはページモードである。具体的には、第４
図の制御方式において、ＤＲＡＭへのアクセス要求が中
断したとき、経路２０７あるいは経路２１２によって５
ＴＢＹ状態２０１に遷移せず、次のＤＲＡＭアクセスま
で高速アクセスモードの状態を保留する状態（第１図２
０４）にしておく。このことは、第３図におけるＲＡＳ
信号１０３を”Ｌ”レベル即ちアクティブに保ったまま
次のＤＲＡＭアクセスを待つように制御することに対応
する。

〔作用〕

高速アクセスモードを有するＤＲＡＭは、高速アクセス
モードに入ってからは基本的にカラムアドレスが確定し
た後、その素子の物理的特性により規定されるアクセス
時間のみで読み書きが可能となる。ＤＲＡＭへのアクセ
スを一度やめる。すなわちＲＡＳ信号を非アクティブに
すると、次回ＲＡＳ信号をアクティブにするまでにプリ
チャージの時間が必要となる。これが第１のロス時間と
なる。次にアクセスを開始すると、ますロウアドレスを
有効にするが、このあとカラムアドレスを有効にするま
でにロウアドレスの保持時間が必要である。これが第２
のロス時間となる。この二つの手続きのあと、ＤＲＡＭ
は再び高速アクセスのできる状態となるのである。した
がって、同一のロウアドレス内へのアクセスが連続する
場合にはなるべくＲＡＳ信号をアクティブのままに保持
し。

高速アクセスのできる状態を継続しておくのがよい。そ
こでＤＲＡＭへのアクセスが中断したときでもＲＡＳ信
号をアクティブにしておけば、次回のＤＲＡＭへのアク
セス要求があったときに、もし同一ロウアドレス内への
アクセスの場合にはロスタイムなしに読み書き動作がで
きるようになる。

〔実施例〕

第１図は、本発明の制御方式の一実施例の状態遷移図で
ある。５ＴＢＹ状態２０１、ＩＳＴ状態２０２、および
２ＮＤ状態２０３は従来の制御方式を示す第４図と同じ
であるが、この他に保留状態（以下、ＰＥＮＤ状態２０
４と記す）を設けたことが特徴である。以下、第５図を
併用して第１図の制御方式を説明する。

第１図の５ＴＢＹ状態２０１はＤＲＡＭが動作していな
いときの状態で、アクセス要求が発生しない限り経路２
０５により５ＴＢＹ状態２０１に留まる。これは第５図
（Ｃ）の区間２０１に相当する。第５図（Ｃ）の各区間
につけた符号は第１図の四つの状態の符号と一致する。

また第５図（Ｃ）の各区間は同図ＣＢ）の各アクセスに
対応している。

５ＴＢＹ状態２０１のときアクセス要求が発生すると、
経路２０６によりＩＳＴ状態２０２に遷移する。このと
きのタイミングは第５図（Ｂ）のアクセス３０２に対応
する同図（Ｃ）の区間２０２に示しである。このアクセ
スが終了した時点でアクセス要求が連続しなかった場合
、第１図の経路２１４によりＰＥＮＤ状態２０４に遷移
する。ＰＥＮＤ状態２０４とはＲＡＳ信号１０３を”Ｌ
”レベル。

すなわちアクティブ状態に保つ制御である。ＩＳＴ状態
２０２でアクセス要求が連続して生じた場合には２通り
の遷移をする。第１はロウアドレスの異なる番地にアク
セス要求があった場合で、このときは経路２０８により
再びＩＳＴ状態２０２に遷移してアクセスを行なう。第
２は同一ロウアドレス内の番地に対してアクセス要求が
あった場合で、このときは経路２０９により２ＮＤ状態
２０３に遷移する。フオンノイマン型コンピュータの場
合、プログラムおよびデータ局所性、すなわち現在アク
セスした番地の近傍の番地をアクセスする確率が非常に
高いという特徴があるため、多くの場合、２ＮＤ状態２
０３に遷移する。これは第５図（Ｂ）のアクセス３０３
に対応する同図（Ｃ）の区間２０３に相当する。２ＮＤ
状態２０３で高速アクセスモードによるアクセスを終了
後、もし連続するアクセスがなければ経路２１３により
ＰＥＮＤ状態２０４に遷移する。これは第５図（Ｂ）の
アクセス３０６，３０８および３１０に対応する同図（
Ｃ）の区間２０４に相当する。２ＮＤ状態２０３におい
てアクセス要求が連続して生じた場合には３通りの遷移
を生ずる。第１は別のロウアドレス内の番地に対するア
クセス要求が生起した場合で、このときは経路２１０に
よりＩＳＴ状態２０２に遷移する。第２は同一ロウ内の
番地にアクセス要求があった場合で、このときは経路２
１１により再び２ＮＤ状態２０３に遷移する。これは第
５図（Ｂ）のアクセス３０４および３０５に対応する同
図（Ｃ＞の区間２０３に相当する。３通りの遷移のうち
、確率的に最も高いのがこの遷移である。第３は特別な
場合で、同一ロウ内の番地にアクセス要求があったにも
かかわらず、ＤＲＡＭの素子特有の問題で、その時刻に
ＲＡＳ信号１０３をアクティブにしておける最大期間に
達した場合（以後、タイムアウトを生じた場合と表現す
る）である。

このときは、−旦ＲＡＳ信号１０３を非アクティブに戻
す必要があるため、第１の場合と同様に経路２１０によ
りＩＳＴ状態に遷移する。

ＰＥＮＤ状態２０４は本発明を最も特徴づける状態であ
る。すなわち第５図（Ｃ）の区間２０４に示すようにＲ
ＡＳ信号１０３をアクティブ状態にしたままで、ＤＲＡ
Ｍに対しては書込以外の状態にしておく。もちろんＤＲ
ＡＭから読出データが出力される状態で保持した場合に
は、そのデータ出力がシステムのデータバスを駆動しな
いよう。

ＤＲＡＭのデータ出力端子とシステムデータバスの間に
３ステートのデータバッファ（あるいは３ステートのデ
ータラッチ）を挿入し、ＰＥＮＤ状態２０４の間はその
出力をハイインピーダンス状態にしておく。ＰＥＮＤ状
態２０４でＤＲＡＭに対するアクセス要求を生ずるまで
は、経路２１６により、ＰＥＮＤ状態２０４に留まる。

この場合は例外があり、もし前述のタイムアウトが生じ
た場合には経路２１７により５ＴＢＹ状態２０１に遷移
する。このようすを第５図（Ｃ）の区間２０４′と２０
１′に示す。

ＰＥＮＤ状態２０４でアクセス要求を生じた場合、別ロ
ウ内の番地へのアクセス要求であれば、経路２１５によ
りＩＳＴ状態２０２に遷移する。

また同一ロウ内の番地へのアクセス要求であれば、経路
２１８により２ＮＤ状態２０３に遷移する。

前記のようにこの場合の生起確率が大きいため、第５図
（Ａ）の従来制御方式に比べ、本発明の制御方式による
同図（Ｂ）では時間３１５だけ処理の高速化が図れる。

次に本発明をパーソナルコンピュータ等（以下、単にパ
ソコンと総称する）の主記憶制御に実施した場合を考え
る。パソコンではシステムの立上げ時に主記憶のＤＲＡ
Ｍをチエツクするのが一般的である。このときのチエツ
クプログラムはＲＯＭに格納されており、そのプログラ
ムはＤＲＡＭに対して連続的にある値を書込み、その後
、連続的にＤＲＡＭを読出して書込んだ値と読出した値
を比較するという方法がとられる。近年においてはＤＲ
ＡＭも大容量化しており、そのためパソコンに実装され
る容量も増加の一途をたどっている。

この結果、システム立上げごとに行なわれる主記憶ＤＲ
ＡＭのチエツクに数１０秒から数分もの時間を費やすよ
うになった。このチエツクプログラムの動作している間
はプロセッサ（以下、ＣＰＵと記す）はＲＯＭからの命
令フェッチとＤＲＡＭの連続する番地に対する読み書き
を交互に行なう。

すなわち、第５図（Ａ）のアクセス３０９〜３１１のよ
うなアクセスが頻繁に生ずる。現在市販されている高速
アクセスモード付のＤ　ＲＡ　Ｍでは１通常のアクセス
時間と高速モードでのアクセス時間の比が約３＝１であ
る。しかし従来の制御方式ではこの高速アクセスモード
がＲＯＭ読出により中断し、チエツクプログラムの処理
時間を増加させていた。本発明の制御方式によれば、Ｒ
ＯＭの命令を読出してもＤＲＡＭの高速アクセスモード
を中断しないので、システム立上げ時の主記憶ＤＲＡＭ
チエツク時間を約１／２に削減できる効果がある。また
、価格の面から考えると、パソコンでは使用するＤＲＡ
Ｍの数が多いため、ＤＲＡＭの価格に対してＤＲＡＭ制
御回路の価格は１１５から１１５０程度である。本発明
の主要機能の追加は、従来方式の制御回路に比べ、論理
規模にして１０〜２０％程度の増加にすぎない。したが
ってＤＲＡＭ自体を高価な高速版ＤＲＡＭに変更するよ
りはるかに経済的に有利である。

以上、本発明の詳細な説明したが、本発明による制御方
式はＰＥＮＤ状態２０４を設けたことが本質であり、第
１図の実施例に示す状態遷移が全てを包含している訳で
はない０例えばこの他にＤＲＡＭのリフレッシュ状態を
含む状態遷移があっても構わない。またＰＥＮＤ状態２
０４は、ＫＡＳ信号１０３がアクティブで、かつＤＲＡ
Ｍが書込以外の状態であればどのような制御形態をとろ
うと構わない、これらの相違は本発明の本質から何らは
ずれるものではない。

〔発明の効果〕

本発明によれば、ＤＲＡＭとＤＲＡＭのアクセスの間に
ＤＲＡＭ以外のＲＯＭ等他０のメモリやＩｌｏをアクセ
スしても、ＤＲＡＭの高速アクセスモードを中断しない
ため、システム全体の処理速度を向上させることができ
る。

【図面の簡単な説明】

第１図は本発明の制御方式の一実施例の状態遷移図、第
２図はＤＲＡＭの高速アクセスモードの原理説明図、第
３図は高速アクセスモードのタイミング説明図、第４図
は従来制御方式の状態遷移図、第５図は従来方式と本発
明の方式を比較する説明図である。 ２０１・・・５ＴＢＹ状態、２０２・・・ＩｓＴ状態。 ２０３・・・２ＮＤ状態、２０４・・・ＰＥＮＤ状態。 第　１　回 ｌ／Ｉ 第２図 ｏｌ 第　＋　凹 ＦＯＩＡ／’＝Ｔ？ＯＷ

Claims (1)

1. 【特許請求の範囲】 １、高速アクセスモードを有するダイナミックメモリ素
   子（以下、ＤＲＡＭと記す）のアクセス方式において、 前記ＤＲＡＭを少なくとも１回アクセスした後、連続し
   て前記ＤＲＡＭのアクセス要求がない場合に、前記ＤＲ
   ＡＭのロウアドレスのストロボ信号をアクティブ状態に
   し、かつ前記ＤＲＡＭを書込以外の状態に保持すること
   を特徴とするメモリアクセス方式。 ２、前記高速アクセスモードはスタチックカラムモード
   である特許請求の範囲第１項記載のメモリアクセス方式
   。 ３、前記高速アクセスモードはページモードである特許
   請求の範囲第１項記載のメモリアクセス方式。