JPH0513560A - 誘電体分離基板およびその製造方法 - Google Patents
誘電体分離基板およびその製造方法Info
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- JPH0513560A JPH0513560A JP16124991A JP16124991A JPH0513560A JP H0513560 A JPH0513560 A JP H0513560A JP 16124991 A JP16124991 A JP 16124991A JP 16124991 A JP16124991 A JP 16124991A JP H0513560 A JPH0513560 A JP H0513560A
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Landscapes
- Element Separation (AREA)
- Recrystallisation Techniques (AREA)
Abstract
(57)【要約】
【目的】誘電体分離基板における分離島厚さの変動を防
止する。 【構成】Ｓｉ基板１上に開口部６のある酸化膜２を設け
て、その上にエピタキシャル層７を成長させる。次にエ
ピタキシャル層からＳｉ基板１の表面に達する素子分離
用の溝８を設け、その中に誘電体であるＢＰＳＧ膜９を
埋め込む。
止する。 【構成】Ｓｉ基板１上に開口部６のある酸化膜２を設け
て、その上にエピタキシャル層７を成長させる。次にエ
ピタキシャル層からＳｉ基板１の表面に達する素子分離
用の溝８を設け、その中に誘電体であるＢＰＳＧ膜９を
埋め込む。
Description
【０００１】
【産業上の利用分野】本発明は、誘電体分離基板および
その製造方法に関する。
その製造方法に関する。
【０００２】
【従来の技術】従来の誘電体分離基板の製造方法を図面
を用いて説明する。
を用いて説明する。
【０００３】まず図２（ａ）に示すように、Ｓｉ基板１
を異方性エッチングしＶ字型の溝を形成する。次で図２
（ｂ）に示すように、酸化膜２Ａを５０ｎｍ程度熱酸化
により付けて、その上に多結晶Ｓｉ膜３を約８００μｍ
の厚さに成長させる。次に、図２（ｃ）に示すように、
図２（ｂ）のＡ−Ａ線面までＳｉ基板１側から研磨し、
Ａ−Ａ線面を露出させる。図２（ｃ）は元のＳｉ基板１
側を表にしている。こうして、酸化膜２Ａで囲まれたＳ
ｉ基板からなる分離島４Ａに半導体素子を形成できる構
造の誘電体分離基板が完成する。
を異方性エッチングしＶ字型の溝を形成する。次で図２
（ｂ）に示すように、酸化膜２Ａを５０ｎｍ程度熱酸化
により付けて、その上に多結晶Ｓｉ膜３を約８００μｍ
の厚さに成長させる。次に、図２（ｃ）に示すように、
図２（ｂ）のＡ−Ａ線面までＳｉ基板１側から研磨し、
Ａ−Ａ線面を露出させる。図２（ｃ）は元のＳｉ基板１
側を表にしている。こうして、酸化膜２Ａで囲まれたＳ
ｉ基板からなる分離島４Ａに半導体素子を形成できる構
造の誘電体分離基板が完成する。
【０００４】
【発明が解決しようとする課題】この従来の誘電体分離
基板の製造方法では、多結晶Ｓｉ膜３を８００μｍ程度
も堆積させるので、堆積後Ｓｉ基板１と多結晶Ｓｉ膜３
との間に応力が発生し、Ｓｉ基板１が歪んでしまう。こ
の歪んだＳｉ基板１を裏面から研削・研磨によりＡ−Ａ
線面まで露出させる時、Ｓｉ基板１の歪みによりＳｉ基
板からなる分離島４Ａの厚さがウェハー面内で一定にな
らないという問題点があった。
基板の製造方法では、多結晶Ｓｉ膜３を８００μｍ程度
も堆積させるので、堆積後Ｓｉ基板１と多結晶Ｓｉ膜３
との間に応力が発生し、Ｓｉ基板１が歪んでしまう。こ
の歪んだＳｉ基板１を裏面から研削・研磨によりＡ−Ａ
線面まで露出させる時、Ｓｉ基板１の歪みによりＳｉ基
板からなる分離島４Ａの厚さがウェハー面内で一定にな
らないという問題点があった。
【０００５】また、Ｓｉ基板１を研削・研磨する時、Ｓ
ｉ基板と研削のためのブレードを平行にするのが容易で
はないためウェハー面内又は、分離島４Ａ内のＳｉ基板
の厚さが一定にならないという問題点があった。
ｉ基板と研削のためのブレードを平行にするのが容易で
はないためウェハー面内又は、分離島４Ａ内のＳｉ基板
の厚さが一定にならないという問題点があった。
【０００６】前述のＳｉ基板の歪みを防止する手段とし
て、多結晶Ｓｉ膜３の中に酸化膜を敷いて多層構造とす
ることも考えられているが、この方法では、最初多結晶
Ｓｉ膜を堆積させ、熱酸化により酸化膜を付け、さらに
多結晶Ｓｉ膜を堆積させるという工程を何回か繰り返す
ため、加工コストが増加するという問題が生じる。
て、多結晶Ｓｉ膜３の中に酸化膜を敷いて多層構造とす
ることも考えられているが、この方法では、最初多結晶
Ｓｉ膜を堆積させ、熱酸化により酸化膜を付け、さらに
多結晶Ｓｉ膜を堆積させるという工程を何回か繰り返す
ため、加工コストが増加するという問題が生じる。
【０００７】
【課題を解決するための手段】第１の発明の誘電体分離
基板は、シリコン基板上に形成された酸化膜と、この酸
化膜上に形成されたシリコンのエピタキシャル層と、こ
のエピタキシャル層上から前記シリコン基板の表面に達
する素子分離用の溝と、この溝の内部に埋め込まれた誘
電体膜とを含むものである。
基板は、シリコン基板上に形成された酸化膜と、この酸
化膜上に形成されたシリコンのエピタキシャル層と、こ
のエピタキシャル層上から前記シリコン基板の表面に達
する素子分離用の溝と、この溝の内部に埋め込まれた誘
電体膜とを含むものである。
【０００８】第２の発明の誘電体分離基板の製造方法
は、シリコン基板上に酸化膜を形成したのちパターニン
グし素子分離領域に開口部を形成する工程と、この開口
部を含む全面に多結晶シリコン膜を形成したのちアニー
ルし単結晶シリコン膜とする工程と、この単結晶シリコ
ン膜上にシリコンのエピタキシャリ層を形成する工程
と、このエピタキシャ層の素子分離領域から少くとも前
記シリコン基板表面に達する溝を形成する工程と、この
溝の中に誘電体膜を埋め込む工程とを含むものである。
は、シリコン基板上に酸化膜を形成したのちパターニン
グし素子分離領域に開口部を形成する工程と、この開口
部を含む全面に多結晶シリコン膜を形成したのちアニー
ルし単結晶シリコン膜とする工程と、この単結晶シリコ
ン膜上にシリコンのエピタキシャリ層を形成する工程
と、このエピタキシャ層の素子分離領域から少くとも前
記シリコン基板表面に達する溝を形成する工程と、この
溝の中に誘電体膜を埋め込む工程とを含むものである。
【０００９】
【実施例】次に本発明について図面を参照して説明す
る。図１（ａ）〜（ｄ）は、本発明一実施例を説明する
ための主要工程順に示した半導体チップの断面図であ
る。
る。図１（ａ）〜（ｄ）は、本発明一実施例を説明する
ための主要工程順に示した半導体チップの断面図であ
る。
【００１０】まず図１（ａ）に示すように、Ｓｉ基板１
上に酸化膜２を５０ｎｍ程度熱酸化によって成長させ
る。次に図１（ｂ）に示すように、この酸化膜２の素子
分離領域に開口部６をリソグラフィにより設け、多結晶
Ｓｉ膜５を約４０ｎｍの厚さに堆積させる。
上に酸化膜２を５０ｎｍ程度熱酸化によって成長させ
る。次に図１（ｂ）に示すように、この酸化膜２の素子
分離領域に開口部６をリソグラフィにより設け、多結晶
Ｓｉ膜５を約４０ｎｍの厚さに堆積させる。
【００１１】次に図１（ｃ）に示すように、この多結晶
Ｓｉ膜５をレーザーアニール法により単結晶化した後、
その上にシリコンのエピタキシャル層７を５０μｍ程度
の厚さに成長させる。
Ｓｉ膜５をレーザーアニール法により単結晶化した後、
その上にシリコンのエピタキシャル層７を５０μｍ程度
の厚さに成長させる。
【００１２】次に図１（ｄ）に示すように、開口部６の
上に当るエピタキシャル層７に少くともＳｉ基板１の表
面に達する深さに素子分離用の溝８を設ける。この溝８
は開口部６よりも広く作る。次に、ＢＰＳＧ膜９を全面
に堆積させ、８００℃程度の熱処理によりリフローさ
せ、溝８を埋め込み、次でエピタキシャル層７上の残っ
たＢＰＳＧ膜９をウェットエッチング法により除去す
る。この操作により、エピタキシャル層からなる分離島
４が形成され、誘電体分離基板が完成する。
上に当るエピタキシャル層７に少くともＳｉ基板１の表
面に達する深さに素子分離用の溝８を設ける。この溝８
は開口部６よりも広く作る。次に、ＢＰＳＧ膜９を全面
に堆積させ、８００℃程度の熱処理によりリフローさ
せ、溝８を埋め込み、次でエピタキシャル層７上の残っ
たＢＰＳＧ膜９をウェットエッチング法により除去す
る。この操作により、エピタキシャル層からなる分離島
４が形成され、誘電体分離基板が完成する。
【００１３】
【発明の効果】以上説明したように本発明によれば、従
来のように支持体としての多結晶Ｓｉ膜を使わず、かつ
Ｓｉ基板の研削も行なわないので、ウェハーの歪みや、
研削時のブレードとウェハーの非平行による分離島の厚
みの変動をなくすことができる。また、分離島の厚みを
エピタキシャル層の堆積の厚さにより任意に制御できる
という効果もある。
来のように支持体としての多結晶Ｓｉ膜を使わず、かつ
Ｓｉ基板の研削も行なわないので、ウェハーの歪みや、
研削時のブレードとウェハーの非平行による分離島の厚
みの変動をなくすことができる。また、分離島の厚みを
エピタキシャル層の堆積の厚さにより任意に制御できる
という効果もある。
【図面の簡単な説明】
【図１】本発明の一実施例を説明するための主要工程に
おける半導体チップの断面図。
おける半導体チップの断面図。
【図２】従来の誘電体分離基板の製造方法を説明するた
めの半導体チップの断面図。
めの半導体チップの断面図。
１ Ｓｉ基板
２，２Ａ 酸化膜
３ 多結晶Ｓｉ膜
４，４Ａ 分離島
５ 多結晶Ｓｉ膜
６ 開口部
７ エピタキシャル層
８ 溝
９ ＢＰＳＧ膜
Claims (2)
- 【請求項１】 シリコン基板上に形成された酸化膜と、
この酸化膜上に形成されたシリコンのエピタキシャル層
と、このエピタキシャル層上から前記シリコン基板の表
面に達する素子分離用の溝と、この溝の内部に埋め込ま
れた誘電体膜とを含むことを特徴とする誘電体分離基
板。 - 【請求項２】 シリコン基板上に酸化膜を形成したのち
パターニングし素子分離領域に開口部を形成する工程
と、この開口部を含む全面に多結晶シリコン膜を形成し
たのちアニールし単結晶シリコン膜とする工程と、この
単結晶シリコン膜上にシリコンのエピタキシャリ層を形
成する工程と、このエピタキシャ層の素子分離領域から
少くとも前記シリコン基板表面に達する溝を形成する工
程と、この溝の中に誘電体膜を埋め込む工程とを含むこ
とを特徴とする誘電体分離基板の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16124991A JPH0513560A (ja) | 1991-07-02 | 1991-07-02 | 誘電体分離基板およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16124991A JPH0513560A (ja) | 1991-07-02 | 1991-07-02 | 誘電体分離基板およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0513560A true JPH0513560A (ja) | 1993-01-22 |
Family
ID=15731496
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16124991A Pending JPH0513560A (ja) | 1991-07-02 | 1991-07-02 | 誘電体分離基板およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0513560A (ja) |
-
1991
- 1991-07-02 JP JP16124991A patent/JPH0513560A/ja active Pending
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19991109 |