JPH05136086A - ローカルインターコネクト構造を設けるための半導体製造プロセス - Google Patents

ローカルインターコネクト構造を設けるための半導体製造プロセス

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JPH05136086A
JPH05136086A JP4103975A JP10397592A JPH05136086A JP H05136086 A JPH05136086 A JP H05136086A JP 4103975 A JP4103975 A JP 4103975A JP 10397592 A JP10397592 A JP 10397592A JP H05136086 A JPH05136086 A JP H05136086A
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titanium
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local interconnect
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JP4103975A
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Jr Robert E Jones
ロバート・イー・ジヨーンズ・ジユニア
Hisao Kawasaki
ヒサオ・カワサキ
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    • H10W20/00—Interconnections in chips, wafers or substrates
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  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

(57)【要約】 【目的】 半導体装置にローカルインターコネクト構造
を形成するための新規なプロセスを得る。 【構成】 半導体装置に電気的に接続されるべき２つの
導電性領域（５４、５６）を設ける段階と、前記半導体
基板上に金属膜（６２）、例えばチタン膜を堆積させる
段階と、前記金属膜をパターニングして前記２つの導電
性領域を接続するストラップ（６４）を形成する段階お
よび前記金属膜のパターニングの後に前記ストラップを
熱窒化して導電性金属窒化物のインターコネクト（６
６）を形成する段階からなるプロセスを提供する。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は一般に半導体の製造プロ
セスに関し、さらに詳細には半導体装置にローカルイン
ターコネクト構造を設けるためのプロセスに関する。
【０００２】
【従来の技術】ローカルインターコネクトは半導体ダイ
上の２つの導電性エレメントを電気的に接続するために
使われる。「ローカル」という語は２つのエレメントが
互いに近接していることを意味する。言い換えれば、２
つの導電性エレメントが相対的に近接しているというこ
とである。典型的にはローカルインターコネクトによっ
て接続されたエレメントは半導体基板内のドープ領域
か、または基板に被着した導電構造である。ほとんどの
場合、半導体基板は単結晶シリコンウェハであり、被着
導電構造はドープされているかまたはドープされていな
い多結晶シリコン、または金属シリサイド（Metal Sili
cide）から構成される。２つの導電性エレメントを接続
するローカルインターコネクトは通常チタンから構成さ
れる。
【０００３】図１乃至図３には半導体装置にローカルイ
ンターコネクトを設けるための従来の方法が図示されて
いる。それぞれの図において、半導体装置１０は部分横
断面図として図示されている。図１に示されるように、
半導体装置１０はシリコンから構成される基板１２を有
している。ドープ領域１４は従来の方法によって基板１
２中に形成され、Ｎ伝導型またはＰ伝導型を持つ。ゲー
ト１６のような導電性構造が基板１２上に形成される。
ここで、ゲートは多結晶シリコンから出来ている。ゲー
ト１６は通常ゲート酸化物１７によって基板１２から分
離されており、さらに絶縁物サイドウォールスペーサな
どによってさらに基板から絶縁されている。サイドウォ
ールスペーサ１８は典型的には二酸化シリコンまたは窒
化シリコンによって形成される。
【０００４】ローカルインターコネクトを形成するため
に、まずチタン膜２０を、図１に示されるようにゲート
１６およびドープ領域と接触するように、装置１０の上
に堆積させる。次にチタン膜１０をアンモニア（NH3）
または窒素（N2）雰囲気中で熱反応させることで窒化チ
タン（TiN）膜２２に変化させる。窒化チタン膜２２は
図２に図示されるように異なった斜線を施すことによっ
て図１のチタン膜２０と区別されている。この熱窒化処
理の間、チタン膜はゲート１６およびドープ領域１４と
いった近接するシリコン領域とも同様に反応してチタン
シリサイド（TiSi2）領域２４が形成される。シリサイ
ドは多結晶シリコンの面抵抗を減らし、さらに接触抵抗
を改良するので、チタンシリサイド（TiSi2）領域２４
は窒化反応の望ましい二次生成物である（歴史的には、
図１，図２のプロセスは当初TiSi2を形成する目的で使
用されたもので、TiSi2形成後は選択性ウェットケミカ
ルエッチングを用いてTiNを全て除去していた）。図３
に図示されているように、TiN膜２２をパターニングす
ることでローカルインターコネクト２６が設けられる。
ローカルインターコネクト２６は「ストラップ」と呼ば
れることもある。TiNローカルインターコネクト２６は
導電性の窒化金属であり、したがってゲート１６をドー
プ領域１４のうちの１つに電気的に接続することができ
る。
【０００５】ローカルインターコネクトを形成するため
に使われている現存のプロセスは様々な製造上の問題を
抱えている。例えば前述のプロセスには、チタンシリサ
イドの領域部分にダメージを与えずにTiN膜をエッチン
グしてストラップを形成するのが難しいという問題点が
ある。いくつかのウェットエッチングによってTiNをTiS
i2から選択的に除去できるということが実証されている
が、これらのエッチングでは絶縁領域の上に形成された
特定のチタン化合物をゆっくりと除去できるにすぎな
い。窒化反応の間、チタンは窒素および下部のシリコン
と反応するだけでなく、サイドウォールスペーサ１８や
フィールド酸化物領域２８のような下部の絶縁体領域と
も反応する。この反応によって、図３に示されるように
絶縁体領域の上にチタン化合物２９が形成され、しかも
この化合物はストラップをパターニングする際に容易に
除去することはできない。絶縁体領域の上に形成される
チタン化合物の正確な化学式がわからないとしても、こ
の化合物が導電性を持ちうるものであり、したがって半
導体装置内のエレメント間を短絡する可能性があるとい
うことはわかっている。ウェットエッチングの時間を延
長することによってこのような不所望なチタン化合物を
取り除くことができるが、同時にデバイスの他の領域に
有害な影響を与えてしまう可能性がある。たとえば、Ti
Si2領域の一部をエッチングしてしまう可能性がある。
さらにウェットエッチングではTiNは等方性エッチング
されるのでTiNのマスクされた、または保護された領
域、別の言葉でいえばエッチングの後に残りローカルイ
ンターコネクトとして機能する領域に長時間のエッチン
グによって無視できない大きさのアンダーカットが発生
してしまう。ドライエッチングを用いる目的はそのよう
なアンダーカットの問題を生じさせずに異方性エッチン
グを行うことにある。したがって半導体製造業界全体の
傾向として、ウェットエッチングからドライエッチング
に移行しつつある。その大きな理由としてはVLSI（大規
模集積回路）およびULSI（超大規模集積回路）の製造に
おいてはドライエッチングがより適しているからであ
る。言い換えれば、ドライエッチングはより微細な加工
をするのに適しているということである。TiSi2からTiN
を選択的に除去するのに好適な、容易に実現可能なドラ
イエッチングはまだ見つかっていない。
【０００６】ローカルインターコネクト構造を設けるた
めの方法で他に知られたものとしては、TiSi2領域の代
わりにコバルトシリサイド(CoSi2)を用いる方法があ
る。チタン膜を堆積させる前にコバルト膜を堆積させ、
下部の近接したシリコン領域と反応させてCoSi2を形成
する。コバルト膜の内で反応しなかった部分は取り除か
れ、前述の方法でTiNのストラップが形成される。TiSi2
の代わりにCoSi2領域を用いる利点の１つはドライエッ
チング剤を使ったTiNのパターニングの際にCoSi2が良好
なエッチング停止膜となるということである。しかしCo
Si2を使ってもチタン膜の窒化反応の際に絶縁体領域の
上に形成される不所望なチタン化合物の問題を解決する
ことはできない。チタンと絶縁材料との不所望な反応の
問題を防ぐためにTiNを半導体装置の上にスパッタリン
グして、その後ストラップを形成するようにパターニン
グすることが可能である。スパッタリングは熱窒化反応
の際に使われる温度よりも非常に低い温度で実行される
ので、チタンは絶縁体領域とは反応しない。しかしスパ
ッタリングによって堆積されたTiN膜から形成されたス
トラップは高い接触抵抗を持つことがよくあり、望まし
くない。さらに、スパッタリングによって堆積されたTi
Nストラップは、デバイス内において、またシリコンウ
ェハ基板上の複数のデバイス間においてもその接触抵抗
の値に大きなばらつきがあることがわかっている。
【０００７】
【解決すべき課題】したがって、半導体装置を製造する
ための改良されたプロセス、さらに詳細には、半導体装
置の他の領域に損傷を与えずにローカルインターコネク
トを選択的にパターニングできる半導体装置のローカル
インターコネクト構造の製造方法であって、ドライエッ
チング剤を用いてローカルインターコネクトをパターニ
ングでき、半導体装置上に不所望な化合物を生成せず、
実質的に均一で低い接触抵抗を持つローカルインターコ
ネクト構造を形成することができる方法が必要である。
【０００８】
【課題を解決するための手段】本発明は前記の課題を解
決し、したがって前記従来のプロセスにおける問題点を
克服する。ある実施形態においては、半導体装置に電気
的に接続されるべき２つの導電性領域を設け、前記半導
体装置に金属膜を堆積させ、前記金属膜をパターニング
して前記２つの導電性領域を電気的に接続するストラッ
プを形成する。前記金属膜をパターニングしてストラッ
プを形成した後、前記ストラップを熱窒化して導電性窒
化金属のローカルインターコネクトを形成する。
【０００９】
【実施例】本発明は前述のプロセスにおいて知られてい
た問題点を解決した、半導体装置にローカルインターコ
ネクト構造を形成するための方法を提供する。特に本発
明の方法はローカルインターコネクトをパターニングす
る際のエッチングの選択性に伴う問題、およびデバイス
内の接触抵抗の増加を防ぎながら窒化反応中に起こる不
所望な反応に関する問題を解決する。本発明の方法は上
記の問題を解決するためにローカルインターコネクトを
形成する金属膜を熱窒化する前に、該金属膜をパターニ
ングするという方法をとる。金属を窒化金属に変換する
前に金属膜をパターニングすることで金属は絶縁領域か
ら除去されるので、金属が絶縁材料と反応して不所望な
金属化合物を形成することはない。エッチングの選択性
は金属からローカルインターコネクトを形成する金属と
は異なるシリサイドの領域を形成することによって実現
される。窒化金属はスパッタ堆積プロセスではなく熱プ
ロセスによって形成されるので接触抵抗は低く抑さえら
れる。
【００１０】図４乃至図６は、本発明に従ってローカル
インターコネクト構造を形成するためのプロセスを半導
体装置（半導体デバイス）の断面図を用いて表わしたも
のである。図４には、半導体装置５０の関連部分を図示
してある。半導体装置５０は基板５２の一部分に形成さ
れている。基板５２は一般的には単結晶シリコンウェハ
である。ドープ領域５４は従来のドーピング技術、例え
ばイオンインプランテーションを用いて基板５２内に形
成される。ここでドーピングとは不純物原子を半導体材
料中に注入することを意味している。図４のドープ領域
５４は例えばＭＯＳトランジスタのソース・ドレイン電
極として動作する。ゲート５６もまた装置５０の一部分
として形成される。ゲート５６は多結晶シリコンを用い
て従来の方法で形成される。ゲートはゲート酸化膜５８
によって基板５２から絶縁され、サイドウォールスペー
サ５９などによってドープ領域５４からも絶縁されう
る。ドープ領域、ゲート、ゲート酸化物およびサイドウ
ォールスペーサの形成は当該技術分野においては周知の
技術である。これらの構成要素を形成するための様々な
方法が、本発明に関してもまた用いられる。
【００１１】図４の装置５０にはシリサイド領域６１が
含まれている。シリサイド領域はシリサイド化と呼ばれ
る周知のプロセスによって形成される。シリサイド化に
は金属膜を半導体装置上に堆積させる工程が含まれる。
金属膜のシリコンと接している部分、例えばゲート５６
およびドープ領域５４と接している部分が特定の温度条
件下で反応してシリサイド領域を形成する。金属膜のシ
リコンと接していない部分は反応せず、そのまま金属と
して残る。金属膜の未反応部分は選択性のエッチング剤
を使うことでシリサイド領域に影響を与えずにデバイス
から除去することができる。図４に示されるように、金
属膜の未反応部分は取り除かれ、シリサイド領域６１が
デバイスの一部として残っている。多くの金属がシリサ
イド化可能であり、その中にはチタン、コバルトが含ま
れる。理由はあとから説明するが、シリサイド６１はコ
バルト膜とシリコンの反応によって形成するのが好適で
ある。
【００１２】シリサイド領域６１を形成し、未反応の金
属を全て取り除いて、図４に示されるようにチタン膜を
デバイス上に堆積させる。このチタン膜は周知の技術、
例えばリソグラフィーおよびエッチングを用いてパター
ニングし、図５に示されるようにチタンのストラップ６
４を形成する。チタン膜をパターニングするときに重要
なのは半導体デバイス５０の他の部分に悪影響を与えな
いことである。チタン膜を半導体デバイスの他の部分か
ら選択的にエッチングするのは様々なエッチング剤で実
現可能である。例えば、体積比で１：１のCl2ガスとHBr
2ガスとからなるドライエッチング剤を１００mTorrの圧
力と、３５０ワットの電力で動作するプラズマエッチン
グシステムで使用することで実現可能である。このCl2/
HBr2エッチング剤はチタンを選択的にエッチングし、し
かも下部のコバルトシリサイド（CoSi2）領域には悪影
響はあたえない。一方で、もしシリサイド領域６１がチ
タンシリサイド(TiSi2)で形成されていたとすると、周
知ではあるがより複雑なエッチング技術を使用する必要
がある。これらのエッチング技術の中には、チタンスト
ラップ６４にしばしばアンダーカットを生じさせるウエ
ットエッチングも含まれている。アンダーカットはスト
ラップの機能に有害な影響を与えるので、本発明の実施
においてはCoSi2が好適である。
【００１３】チタン膜をパターニングしてチタンストラ
ップ６４を形成した後、半導体デバイス５０は熱窒化処
理されてチタンストラップ６４は窒化チタンに変換され
る。図５に示されるように、窒化プロセスは半導体デバ
イス５０をアンモニア(NH3)または窒素(N2)雰囲気中に
露曝（さらす）する処理を含む。窒素はチタンストラッ
プ６４中に拡散し、図６に示されるように窒化チタンス
トラップ６６を形成する。窒化チタンストラップ６６は
導電性を有し、ゲート５６を導電性のシリサイド領域６
１を介してドープ領域５４のうちの１つに電気的に接続
する。このストラップを形成するためにチタンを窒化す
るのに適した好適熱プロセスは、NH3雰囲気中で３０分
間、５００℃でのアニーリングである。従来からチタン
を窒化するのに、NH3雰囲気中５４５℃で１５秒間、窒
素雰囲気中７００℃で２０秒間といった急速熱プロセス
が使われているが、このプロセスも本発明の方法での使
用に適している。本発明の方法に利用するときには、温
度や処理時間は上とは違う条件で実施することが可能で
ある。例えば、処理時間は１０秒から６０分まで、温度
はおおよそ４５０℃から７００℃の間で変化させること
ができる。ここでアニール温度を上昇させるとチタンス
トラップ６４とシリサイド領域６１との反応がより進む
ことを認識しておくことが重要である。チタンとシリサ
イドとの間である程度の反応が起こるのはこれらの間に
良好な電気的接触をもたらすために望ましいものである
が、ドープ領域５４およびゲート５６からシリコンを過
剰に消費してしまうのを防ぐために反応の大きさは十分
小さく抑さえておく必要がある。
【００１４】図４乃至図６に図示されたプロセスはロー
カルインターコネクト構造を作るための現存の製造プロ
セスに対していくつかの利点をもっている。本発明の方
法にしたがったローカルインターコネクトのパターニン
グは製造が容易なプロセスであるだけでなく、電気的な
性能も満足できる結果が得られるものである。ローカル
インターコネクトを形成するのに用いられる金属を選択
的にエッチングすることが可能なので、ローカルインタ
ーコネクトのパターニングは半導体デバイスの他の部分
に悪影響を与えることはない。ローカルインターコネク
トをパターニングしてから窒化プロセスを行うので、不
所望な金属酸化物、金属オキシ窒化物およびシリサイド
がデバイスの絶縁領域上に形成されることがない。例と
して図４においては、サイドウォールスペーサ５９およ
びフィールド酸化物領域６７からこれらの絶縁材料上に
導電性の反応生成物を残すことなしにチタン膜６２を取
り除くことができる。すでに説明したように、ローカル
インターコネクトをパターニングする前にチタン膜を窒
化する現存のプロセスではチタンと絶縁体領域との間に
不所望な反応が生じ、回路の短絡を起こす導電領域が形
成されてしまう。本発明の方法ではこのような問題点は
ない。さらに、熱窒化プロセス中にローカルインターコ
ネクトがシリサイド領域と良好な接触を形成するので、
本発明の方法によって形成されたローカルインターコネ
クトの接触抵抗は十分に低くなる。
【００１５】本発明の別の実施例が残りの図、図７乃至
図９に図示されている。これらの図は本発明の方法で半
導体デバイス上にローカルインターコネクト構造を形成
する様々な形態を図示したものである。これらの別実施
例のそれぞれに適した材料には前の実施例で説明したも
のも含まれる。図７は半導体デバイス７０を横断面図で
示したものである。半導体デバイス７０では、ローカル
インターコネクト７２は反対の伝導型を持つ２つの領
域、Ｎ型ドープ領域７３とＰ型ドープ領域７４とを電気
的に接続するために使用される。Ｎ型ドープ領域７３お
よびＰ型ドープ領域７４は基板７５中不純物が加えられ
た部分である。ドープ領域は酸化物領域７６によって分
離されている。Ｎ型ドープ領域７３を基板中に形成され
たＰウェル７１の中に配置することでさらに電気的に分
離される。必要に応じて、接続抵抗を減らすためにＮ型
ドープ領域７３およびＰ型ドープ領域７４にシリサイド
領域７８を形成することができる。図７に図示されたも
のに類似した構造をＣＭＯＳ（相補型酸化金属半導体）
デバイスのＮチャンネルトランジスタおよびＰチャンネ
ルトランジスタのソース領域とドレイン領域とを接続す
るのに使うことが可能であり、それは本発明の方法で製
造可能である。基板の２つのドープ領域を電気的に接続
するのにローカルインターコネクトを使う代わりに、図
８に示されるように２つの多結晶シリコン領域または反
対の伝導型を持つ他の半導体構成要素間をインターコネ
クト８２を使って接続することができる。半導体デバイ
ス８０は基板８５を有し、Ｎ型領域８３およびＰ型領域
８４の２つが基板８５上に形成されている。これらの領
域は基板８５内またはその上に形成された絶縁膜８６に
よって基板から絶縁されている。Ｎ型領域８３およびＰ
型領域８４はフィールド酸化物の上に形成された多結晶
シリコンの線としてもよい。図示されるように、シリサ
イド領域８８は領域８３，８４中に形成してもよいし、
またサイドウォールスペーサ８７も領域８３，８４の側
面に形成してもよい。図８に示されているローカルイン
ターコネクト構造の応用用途の１つは、表面チャンネル
型のＮＭＯＳ（ＮチャンネルＭＯＳ）およびＰＭＯＳ
（ＰチャンネルＭＯＳ）トランジスタを結合するため
に、ＣＭＯＳ回路でゲートとして用いられる多結晶シリ
コンのシリサイド化されたＮ＋およびＰ＋領域を接続す
る用途である。TiNのローカルインターコネクトはＮ＋
領域とＰ＋領域との間に良好な電気的接続を設けつつ、
良好なドープ剤の拡散バリアとして働く。もしＮ＋領域
とＰ＋領域とがシリサイド領域なしで直接接続されてい
たとすると不所望なダイオードが形成されてしまう。も
しＮ＋領域とＰ＋領域とを接続するのにシリサイド材料
だけを用いたとすると、シリサイドはドープ剤拡散の通
り道となり、カウンタドーピングを引き起こすことにな
る。カウンタドーピングはデバイスの電気特性に重大な
不所望な影響を生じさせる。近接したＮ＋多結晶シリコ
ン領域とＰ＋多結晶シリコン領域とを電気的に接続し、
CoSi2を使用すると半導体デバイスの製造の際に行われ
る典型的な熱プロセスにおいて重大なカウンタドーピン
グが発生する。TiSi2を使用した場合にもカウンタード
ーピングは発生するが、CoSi2の場合よりは発生の度合
いが少ない。
【００１６】本発明のさらに別の実施例としてはあるト
ランジスタのドープ領域を別のトランジスタ（図示せ
ず）の絶縁ゲートに電気的に接続するのにローカルイン
ターコネクトを用いる方法がある。図９に図示されてい
るように、ローカルインターコネクト９２は絶縁ゲート
９４を基板９６のドープ領域９５に電気的に接続する。
絶縁ゲート９４はフィールド酸化物領域９７上に設けら
れ、このフィールド酸化物領域９４によって基板９６か
ら分離される。ドープ領域９５はドープ領域９５、ドー
プ領域９８およびゲート９９から構成されるトランジス
タのソースまたはドレイン領域とできる。ローカルイン
ターコネクトは例えば、交差接続されたＣＭＯＳデバイ
ス、特にＳＲＡＭ（スタティックラム）セルの交差結合
トランジスタにおいてソースまたはドレイン領域を異な
ったトランジスタのゲートに接続するためによく使われ
る。そのような応用においては、ローカルインターコネ
クトは埋め込みコンタクト構造を代替するものである。
前記の実施例において説明されているように、よりよい
動作特性を得るためにシリサイド領域９３をシリコンの
領域に形成してもよい。
【００１７】従って、ここに本発明の方法であって前記
効果を達成した半導体装置上にローカルインターコネク
ト構造を製造するプロセスが開示されたことは明らかで
あろう。本明細書において本発明は特定の実施例におい
て説明されているが、これは本発明の方法を実施例に限
定しようとするものではない。当該技術分野に通じたも
のであれば、本発明の要旨内で変形または変更を施して
本発明の方法を実施することが可能であることは理解さ
れよう。例えば、本発明にしたがって形成されるローカ
ルインターコネクトは半導体装置上のあらゆる２つの導
電性部材を接続するために使用可能である。つまり、本
発明によるローカルインターコネクトの利用用途は実施
例に図示または説明されているものには限定されない。
さらに本発明は説明に用いたような基板または導電性材
料の使用に限定されるものではなく、チタンや他の金属
窒化物がローカルインターコネクトとして使われる全て
の材料および全てのプロセスに関係して使用することが
できる。また本発明の方法ではチタン以外の金属もロー
カルインターコネクトを形成するのに使用可能である。
例えば、ジルコニウム、ハフニウム、バナジウム、ニオ
ブおよびタンタルの窒化物を使ったインターコネクトも
本発明の方法に従って形成できる。さらに、ここで説明
したローカルインターコネクトの形成方法ではシリサイ
ド化処理を必要としない。また、図に示された半導体装
置および各構成部分の寸法は説明のために実際の比率と
は違えて図示してあり、本発明の方法を限定するもので
ない。したがって、このような変形および変更に係る実
施形態は本発明の特許請求の範囲に含まれるものであ
る。
【図面の簡単な説明】
【図１】図１はローカルインターコネクト構造を製造す
るための周知のプロセスを説明するために半導体装置の
一部を横断面図で示したものである。
【図２】図２はローカルインターコネクト構造を製造す
るための周知のプロセスを説明するために半導体装置の
一部を横断面図で示したものである。
【図３】図３はローカルインターコネクト構造を製造す
るための周知のプロセスを説明するために半導体装置の
一部を横断面図で示したものである。
【図４】図４は本発明にしたがって半導体装置にローカ
ルインターコネクト構造を製造するプロセスを横断面図
で示したものである。
【図５】図５はローカルインターコネクト構造を製造す
るための周知のプロセスを説明するために半導体装置の
一部を横断面図で示したものである。
【図６】図６はローカルインターコネクト構造を製造す
るための周知のプロセスを説明するために半導体装置の
一部を横断面図で示したものである。
【図７】図７は本発明の実施例であって反対の伝導型を
有する２つの領域を電気的に接続するためにローカルイ
ンターコネクトが使われる半導体装置の一部を横断面図
で示したものである。
【図８】図８は本発明の実施例であって反対の伝導型を
有する２つの領域を電気的に接続するためにローカルイ
ンターコネクトが使われる半導体装置の一部を横断面図
で示したものである。
【図９】図９は本発明の実施例であって絶縁ゲートを基
板のドープ領域に電気的に接続するためにローカルイン
ターコネクトが使われる半導体装置の一部を横断面図で
示したものである。
【符号の説明】
５０ 半導体装置 ５４ シリコン領域 ５６ シリコン領域 ６１ 導電性領域、シリサイド領域 ６２ 金属膜、チタン膜 ６４ ストラップ ６６ 窒化物インターコネクト

Claims (2)

    【特許請求の範囲】
  1. 【請求項１】 半導体装置（５０）にローカルインター
    コネクト構造を形成するためのプロセスであって、次の
    順番に処理することを特徴とするプロセス：前記半導体
    装置に電気的に接続されるべき２つの導電性領域（６
    １）を設ける段階；前記半導体装置にチタン膜（６２）
    を堆積させる段階；前記チタン膜をパターニングして前
    記２つの導電性領域を電気的に接続するストラップ（６
    ４）を形成する段階；および前記ストラップを熱窒化し
    て導電性窒化チタンのインターコネクト（６６）を形成
    する段階。
  2. 【請求項２】 半導体装置（５０）にローカルインター
    コネクト構造を形成するためのプロセスであって：前記
    半導体装置に電気的に接続されるべき２つのシリコン領
    域（５４、５６）を設ける段階；前記２つのシリコン領
    域のそれぞれの上にシリサイド領域（６１）を形成する
    段階；前記半導体装置に金属膜（６２）を堆積させる段
    階；前記金属膜をパターニングして前記２つのシリサイ
    ド領域を接続するストラップ（６４）を形成する段階；
    および前記金属膜のパターニングの後に前記ストラップ
    を熱窒化して導電性窒化物インターコネクト（６６）を
    形成する段階；からなることを特徴とする方法。
JP4103975A 1991-04-01 1992-03-31 ローカルインターコネクト構造を設けるための半導体製造プロセス Pending JPH05136086A (ja)

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