JPH1012869A

JPH1012869A - 半導体装置およびその製造方法

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Publication number: JPH1012869A
Application number: JP15982996A
Authority: JP
Inventors: Hitoshi Wakabayashi; 整若林
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1996-06-20
Filing date: 1996-06-20
Publication date: 1998-01-16
Anticipated expiration: 2016-06-20
Also published as: JP2907126B2

Abstract

(57)【要約】【課題】タングステン膜を有するＭＯＳＦＥＴのゲー
ト電極に関して、低抵抗タングステン膜の製造方法と、
２度のレジストの露光工程で、ゲート電極およびソース
・ドレイン領域を形成できる構造を提供する。【解決手段】ＭＯＳＦＥＴ形成において、シリコン基
板１上に、素子分離領域２、ゲート絶縁膜３、ゲートポ
リシリコン膜４を形成後、窒化チタン膜５を形成する。
さらに、窒化チタン膜を再結晶化することにより、その
上に形成するタングステン膜６の低抵抗化を実現する。
次に、ＣＭＯＳ形成において、シリコン基板１上に、素
子分離領域２とゲート絶縁膜３と、前記ゲート絶縁膜上
の幅０．３５μm 以下のポリシリコン膜４、前記ポリシ
リコン膜上の幅０．３５μm 以下で膜厚１０nm未満の窒
化チタン膜５、前記窒化チタン膜上の幅０．３５μm 以
下のタングステン膜６で構成される構造により、２度の
レジストの露光工程とイオン注入と熱処理で、ゲート電
極およびソース・ドレイン領域を形成でき、かつ、ゲー
ト電極中の不純物の相互拡散が発生しない構造を提供す
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体装置および
その製造方法、特に、ゲート電極の構造およびその製造
方法に関するものである。

【０００２】

【従来の技術】従来より、半導体装置、特にＭＯＳＦＥ
Ｔの高性能化は、微細化による、高速化と高集積化より
実現されてきた。しかし、微細化により素子の断面積が
小さくなるため、ゲート電極とソース・ドレイン領域そ
れぞれの奥行き方向の抵抗が大きくなり、高速化が困難
になることが分かる。例えば、図１１に示した、従来の
ＣＭＯＳインバータのレイアウト図の一例の概念図よ
り、ソース・ドレイン領域に比べ、ゲート電極は、同電
位にする必要がある部位までの距離が５０μm 程度と長
いことから、特に、ゲート電極の低抵抗化が必要であ
る。

【０００３】従来では、例えば、図１２の従来のゲート
電極構造のＭＯＳＦＥＴの一例の断面概念図に示すよう
に、ゲート電極はポリシリコン膜からなるが、ゲート電
極の低抵抗化のためには、ポリシリコン膜上に、抵抗率
が比較的低いタングステン膜を形成したゲート電極構造
等が有効である。例えば、図１３は、従来のゲート電極
にタングステン膜を有するＭＯＳＦＥＴの一例の断面概
念図である。ここで、窒化チタン膜は、タングステン膜
とポリシリコン膜との反応抑制膜である。

【０００４】一方、従来のタングステン膜と、窒化チタ
ン膜と、シリコンとの低抵抗化の例として、コンタクト
構造がある。例えば、図１４に示した、従来のタングス
テン膜を有するコンタクト構造の一例の断面概念図であ
る。この図１４のコンタクトと、前記の図１１のゲート
電極を比較すると、コンタクトの低抵抗化は、膜厚方向
の低抵抗化で十分であるのに対して、ゲート電極の低抵
抗化は、ゲート幅方向の低抵抗化が必要である。ゲート
幅は、５０μm 程度の場合があるため、より十分な低抵
抗化が必要である。

【０００５】さらに、コンタクトの低抵抗化構造の形成
工程は、ソース・ドレイン領域を形成した後の工程であ
り、ソース・ドレイン領域の不純物の拡散が生じるた
め、６５０℃程度以上の工程は使用できない。しかし、
ゲート電極の低抵抗化構造の形成工程は、ソース・ドレ
イン領域を形成する前の工程であるため、６５０℃程度
以上のプロセスを使用できる。

【０００６】

【発明が解決しようとする課題】従来より、ゲート電極
の低抵抗化の方法の一つとして、ゲート電極として用い
るポリシリコン膜上に、抵抗率が高い高融点金属膜（例
えば、抵抗率が５μΩ・cmのタングステン膜）を形成す
る方法が用いられている。しかし、その後の熱処理によ
って、ポリシリコン膜と高融点金属膜とが反応し、抵抗
率が高い高融点シリサイド膜（例えば、抵抗率が３０μ
Ω・cmのタングステンシリサイド膜）が形成されてしま
うことが問題となっている。例えば、「１９８３年、シ
リサイド・フォー・ブイエルエスアイ・アプリケーショ
ン、４０〜４１頁、（ＳｉｌｉｃｉｄｅｓｆｏｒＶ
ＬＳＩＡｐｐｌｉｃａｔｉｏｎｓ，ｐ．４０〜４１，
１９８３）」には、６００℃以上の熱処理により、抵抗
率の高いタングステンシリサイド膜が形成されることが
掲載されている。

【０００７】一方、ゲート長が０．３５μm 以下の高性
能微細ＣＭＯＳを実現するには、短チャンネル効果を抑
制する必要がある。そのためには、ｐｎゲート構造を用
いた表面チャネル型のｎＭＯＳＦＥＴおよびｐＭＯＳＦ
ＥＴで構成されるＣＭＯＳを形成する必要がある。ｐｎ
ゲート構造に高融点金属による低抵抗化構造を適用した
場合、タングステン膜とポリシリコン膜との間に形成さ
れるタングステンシリサイド膜によって、ゲート電極中
に存在する不純物の相互拡散が生じ、ＭＯＳＦＥＴの性
能を劣化させることが分かっている。例えば、「１９８
９年５月、シンポジウム・オン・ブイエルエスアイ・テ
クノロジー・ダイジェスト・オブ・テクニカル・ペーパ
ー、２９〜３０頁、ＳｙｍｐｏｓｉｕｍｏｎＶＬＳ
ＩＴｅｃｈｎｏｌｏｇｙｏｆＴｅｃｈｎｉｃａｌ
Ｐａｐｅｒｓ，ｐ．２９〜３０，Ｍａｙ，１９８９」
には、タングステンシリサイド膜中を通じた相互拡散に
より、ｐＭＯＳＦＥＴのしきい値が上昇することが記載
されている。

【０００８】以上のことより、タングステン膜とポリシ
リコン膜の間には、反応抑制膜を形成する必要がある。
例えば、「１９８８年、シン・ソリッド・フィルム、第
１６６号、１〜１４頁、（ＴｈｉｎＳｏｌｉｄＦｉ
ｌｍｓ，ｖｏｌ．１６６，ｐ．１〜１４，１９９６）」
には、ポリシリコン膜上に窒化チタン膜とタングステン
膜を形成することにより、タングステン膜とポリシリコ
ン膜の反応を抑制する技術が掲載されている。しかし、
反応抑制膜として窒化チタン膜を用いた場合、その上に
形成するタングステン膜の抵抗が高くなることが問題と
なっていた。例えば、図１５は、「１９９５年６月、ブ
イエルエスアイ・マルチレベル・インターコネクション
・コンファレンス、１６８〜１７４頁、（ＶＬＳＩＭ
ｕｌｔｉｌｅｖｅｌＩｎｔｅｒｃｏｎｎｅｃｔｉｏｎ
Ｃｏｎｆｅｒｅｎｃｅ，ｐ．１６８〜１７４，Ｊｕｎ
ｅ，１９９５）」に示されている、従来のタングステン
膜を用いたゲート電極の製造方法の一例である。シリコ
ン基板１に、素子分離領域２とゲート酸化膜３、ポリシ
リコン膜４を形成した後、窒化チタン膜５を形成した
後、タングステン膜６を形成する。この場合のシート抵
抗は、下地がシリコン基板やシリコン酸化膜の場合に比
べ、高くなることが記載されている。

【０００９】次に、従来のｐｎゲート構造を有する微細
ＣＭＯＳを形成する場合、ｎＭＯＳおよびｐＭＯＳそれ
ぞれ、ゲート電極とソース・ドレイン領域をイオン注入
とその後の熱処理により同時に形成するため、レジスト
の露光回数は２度しか必要ない。一方、タングステン膜
と反応抑制膜とポリシリコン膜の積層構造のゲート電極
を有するＣＭＯＳを形成する場合、タングステン膜と反
応抑制膜が厚いため、ゲート電極への不純物導入が困難
であった。従って、ゲート電極への不純物導入を反応抑
制膜とタングステン膜形成前に行う必要があるため、レ
ジストの露光工程は、２度必要である。さらに、ソース
・ドレイン領域への不純物導入のために、レジストの露
光工程は、さらに２度必要である。この計４度のレジス
トの露光工程が必要であることが問題となっていた。例
えば、「１９９４年１２月、アイ・イー・イー・イー・
インターナショナル・エレクトロン・デバイス・ミーテ
ィング・テクニカル・ダイジェスト、４９７〜５００
頁、（ＩＥＥＥＩｎｔｅｒｎａｔｉｏｎａｌＥｌｅ
ｃｔｒｏｎＤｅｖｉｃｅｓＭｅｅｔｉｎｇＴｅｃ
ｈｎｉｃａｌＤｉｇｅｓｔ，ｐ．４９７〜５００，１
９９４）」に記載されている。

【００１０】以上、述べてきた窒化チタン膜上のタング
ステン膜を形成する構造は、半導体層へのコンタクト技
術でも用いられている。その場合のコンタクト形成工程
は、ソース・ドレイン領域形成工程の後に行われるた
め、６５０℃程度以下の熱処理で低抵抗化を達成する必
要があった。この場合にも、低抵抗化のために工夫がな
されているが、コンタクト技術では、膜厚方向での抵抗
の低減が目的であり、抵抗を決定するパラメータである
長さは、膜厚レベルの数μm 以下であるので、６５０℃
以下の熱処理で十分であった。一方、本発明のゲート電
極の低抵抗化の方法は、ゲート幅方向での低抵抗化であ
り、時に、ゲート幅は数１０μm 以上にもなり、コンタ
クト部での低抵抗に比べ、大幅な低抵抗化が要請されて
いる。

【００１１】なお、コンタクト部への窒化チタン膜の適
用例においては、窒化チタン膜形成後に９５０℃で熱処
理をした後、アルミニウム膜を形成する工程が、特開平
３−１５５６３２に開示されている。しかし、窒化チタ
ン膜の膜厚が１００nmと厚く、実施例の中に示すよう
に、本発明では適用することはできなかった。また、こ
の９５０℃の熱処理によるコンタクト形成工程は、ソー
ス・ドレイン領域を形成した後の工程であり、顕著なソ
ース・ドレイン領域の不純物拡散を引き起こすため、微
細なゲート長が０．３５nm以下のＭＯＳＦＥＴには使用
できない。

【００１２】以上述べたことを要約する。

【００１３】第１の問題点は、窒化チタン膜上に形成し
たタングステン膜の抵抗が高くなることである。

【００１４】第２の問題点は、ｎＭＯＳＦＥＴおよびｐ
ＭＯＳＦＥＴのゲート電極とソース・ドレイン領域それ
ぞれを形成する不純物導入のために、４度のレジストの
露光の工程を必要とし、コストが高くなることである。

【００１５】本発明の目的は、タングステン膜と窒化チ
タン膜とポリシリコン膜の積層構造を用いて、低抵抗な
ゲート電極を提供することにある。

【００１６】本発明の他の目的は、ｎＭＯＳＦＥＴおよ
びｐＭＯＳＦＥＴのゲート電極とソース・ドレイン領域
それぞれを形成する不純物導入のためのレジストの露光
回数を削減し、製造コストを削減することにある。

【００１７】

【課題を解決するための手段】本発明の低抵抗タングス
テン膜を有するゲート電極の製造方法は、ゲート絶縁膜
上にゲート電極を形成する工程として、少なくとも、窒
化チタン膜を形成し、その窒化チタン膜を再結晶化す
る。より具体的には、窒化チタン膜の再結晶化を、窒素
中熱処理またはアンモニア中熱処理により行う工程を有
する。

【００１８】本発明の低抵抗タングステン膜を有するゲ
ート電極の他の製造方法は、ゲート絶縁膜上にゲート電
極を形成する工程として、少なくとも窒化チタン膜を形
成し、さらに再結晶化した窒化チタン膜上に上にタング
ステン膜を形成する。

【００１９】本発明の低抵抗タングステン膜を有するゲ
ート電極の他の製造方法は、ゲート絶縁膜上にゲート電
極を形成する工程として、ゲート絶縁膜上にポリシリコ
ン膜またはアモルファスシリコン膜を形成し、その上
に、少なくとも、窒化チタン膜を形成し、さらに再結晶
化する。

【００２０】本発明の低抵抗タングステン膜を有するゲ
ート電極の構造は、ゲート電極が、幅が０．３５μm 以
下のポリシリコン膜と、膜厚が１０nm未満の窒化チタン
膜と、タングステン膜で構成される。

【００２１】本発明の低抵抗タングステン膜を有するゲ
ート電極の他の構造は、ゲート電極が、幅が０．３５μ
m 以下で膜厚が１０nm未満の窒化チタン膜と、タングス
テン膜で構成される。

【００２２】（作用）第１に、窒化チタン膜の再結晶化
によって、窒化チタン膜の粒径を大きくする。さらに、
その上に形成するタングステン膜により、ゲート電極を
低抵抗化する。

【００２３】第２に、窒化チタン膜の膜厚を１０nm未満
とすることで、イオン注入によるポリシリコン膜中への
不純物導入が実現できる。

【００２４】

【発明の実施の形態】本発明の実施の形態について、図
面を参照して詳細に説明する。

【００２５】

【第１の実施形態】第１の実施形態について図面を参照
して詳細に説明する。図１を参照すると、第１の低抵抗
タングステン膜を有するゲート電極の形成方法は、以下
の通りである。まず、シリコン基板１上に素子分離領域
２、ゲート絶縁膜３を形成する。次に、後にゲート電極
となるポリシリコン膜４、窒化チタン膜５を堆積し、さ
らに、再結晶化を行う。最後に、再結晶化した窒化チタ
ン膜５１上にタングステン膜６（２００nm以下）を堆積
する。

【００２６】次に、第１実施形態である第１の低抵抗タ
ングステン膜を有するゲート電極の形成方法の詳細な構
成について説明する。まず、ポリシリコン膜４（２００
nm以下）は、後のイオン注入によって、ｐＭＯＳの場合
はｐ型、ｎＭＯＳの場合はｎ型にドーピングして、ｐｎ
ゲート電極を構成する。その上の窒化チタン膜５（２０
０nm以下）は、ポリシリコン膜４と後に形成するタング
ステン膜の反応を抑制し、高抵抗のタングステンシリサ
イド膜の形成を抑制するために形成する。次に、窒化チ
タン膜の再結晶化を行う。例えば、図２を参照すると、
窒化チタン膜の再結晶化を窒素中での熱処理（６００℃
以上、好ましくは６５０℃以上、８００℃以上で効果が
顕著、で６０秒以下）で行うものである。また例えば、
図３を参照すると、窒化チタン膜の再結晶化をアンモニ
アガス中での熱処理（６００℃以上、好ましくは６５０
℃以上、８００℃以上で効果が顕著で６０秒以下）で行
うものである。さらに、これらの窒化チタン膜上にタン
グステン膜６（２００nm以下）を堆積すると、窒化チタ
ン膜の結晶性を反映して、低抵抗タングステン膜を形成
できる。

【００２７】

【第２の実施形態】次に、第２の実施形態について図面
を参照して詳細に説明する。図４を参照すると、第２の
低抵抗タングステン膜を有するゲート電極の形成方法
は、以下の通りである。ゲート電極は、ポリシリコン膜
ではなく窒化チタン膜５で構成されている。この構造で
あれば、ポリシリコン膜へのドーピングの工程が不要と
なり、製造工程を短縮することができる。

【００２８】次に、第２の実施形態である第２の低抵抗
タングステン膜を有するゲート電極の形成方法の詳細な
構成について説明する。まず、窒化チタン膜５（２００
nm以下）を形成し、さらに、窒化チタン膜の再結晶化を
行う。例えば、図５を参照すると、窒化チタン膜の再結
晶化を窒素中での熱処理（６００℃以上、好ましくは６
５０℃以上、８００℃以上で効果が顕著、で６０秒以
下）で行うものである。また例えば、図６を参照する
と、窒化チタン膜の再結晶化をアンモニアガス中での熱
処理（６００℃以上、好ましくは６５０℃以上、８００
℃以上で効果が顕著、６０秒以下）で行うものである。
さらに、これらの窒化チタン膜上にタングステン膜６
（２００nm以下）を堆積すると、窒化チタン膜の結晶性
を反映して、低抵抗タングステン膜を形成できる。

【００２９】

【第３の実施形態】次に、第３の実施形態について図面
を参照して詳細に説明する。図９を参照すると、第１の
低抵抗タングステン膜を有するゲート電極の構造は、シ
リコン基板１に、２０００nm以下の間隙の素子分離領域
２（深さ５００nm以下）、その間隙のゲート絶縁膜３
（膜厚１０nm未満）、そのゲート絶縁膜上の、幅０．３
５μm以下のポリシリコン膜４（膜厚２００nm以下）、
そのポリシリコン膜上の、幅０．３５μm 以下の窒化チ
タン膜５（膜厚１０nm未満）、その窒化チタン膜上の、
幅０．３５μm 以下のタングステン膜６（膜厚２００nm
以下）で構成される。

【００３０】次に、第３実施形態である第１の低抵抗タ
ングステン膜を有するゲート電極の構造の詳細な構成に
ついて説明する。図９を参照すると、素子分離領域２
（深さ５００nm以下）は複数のＭＯＳＦＥＴ間の相互の
影響を抑制する。ゲート絶縁膜３（膜厚１０nm未満）は
ＭＯＳＦＥＴの絶縁膜、ポリシリコン膜４（膜厚２００
nm以下）はＭＯＳＦＥＴのゲート電極となる。窒化チタ
ン膜５（膜厚１０nm未満）は、ポリシリコン膜４と窒化
チタン膜５上のタングステン膜６との反応を抑制する。
また、後のポリシリコン膜への不純物導入の際、窒化チ
タン膜の膜厚が１０nm未満の場合は、縦方向の不純物拡
散には影響がなく、タングステン膜形成後に不純物導入
できるため、ゲート電極とソース・ドレイン領域の不純
物導入を同時に実現できる。これにより、レジストの露
光回数をＣＭＯＳでは２度削減できる。さらに、ｐｎゲ
ート構造において、ポリシリコン膜４中の不純物のｎＭ
ＯＳとｐＭＯＳ間の相互拡散を抑制し、しきい値電圧変
動等のＭＯＳＦＥＴの特性変動を抑制する。タングステ
ン膜６はゲート電極の低抵抗化を実現する。

【００３１】

【第４の実施形態】次に、第４の実施形態について図面
を参照して詳細に説明する。図１０を参照すると、第２
の低抵抗タングステン膜を有するゲート電極の構造は、
シリコン基板１に、２０００nm以下の間隙の素子分離領
域２（深さ５００nm以下）、その間隙のゲート絶縁膜３
（膜厚１０nm未満）、そのゲート絶縁膜上の、幅０．３
５μm 以下の窒化チタン膜５（膜厚１０nm以下）、その
窒化チタン膜上の、幅０．３５μm 以下のタングステン
膜６（膜厚４００nm以下）で構成される。

【００３２】次に、第４の実施形態である第２の低抵抗
タングステン膜を有するゲート電極の構造の詳細な構成
について説明する。図１０を参照すると、素子分離領域
２（深さ５００nm以下）は複数のＭＯＳＦＥＴ間の相互
の影響を抑制する。ゲート絶縁膜３（膜厚１０nm以下）
はＭＯＳＦＥＴの絶縁膜、窒化チタン膜５（膜厚１００
nm未満）はＭＯＳＦＥＴのゲート電極となる。また、窒
化チタン膜５は、膜厚１０nm未満でも、タングステン膜
６とゲート絶縁膜３との反応を抑制することができ、さ
らに、窒化チタン膜が薄いために、タングステン膜の仕
事関数のみでＭＯＳＦＥＴのしきい値電圧が決定する。

【００３３】以上、第３と第４の実施形態をまとめる。
窒化チタン膜の膜厚が１０nm未満の場合、第３の実施形
態である、窒化チタン膜の下にポリシリコン膜を形成し
た場合、タングステン膜形成後のポリシリコン膜への不
純物導入が可能となる。第４の実施形態である、窒化チ
タン膜の下にポリシリコン膜を形成しない場合、窒化チ
タン膜厚が１０nm以下と薄いために、タングステン膜の
仕事関数のみでＭＯＳＦＥＴのしきい値電圧を決定でき
る。従って、窒化チタン膜の膜厚は、１０nm未満が望ま
しい。

【００３４】

【実施例】以下、本発明の実施例について、図面を参照
して説明する。

【００３５】（実施例１）第１の実施例について、図面
を参照して説明する。図１は低抵抗なタングステン膜を
有するゲート電極の製造方法の一部の実施例を示した模
式的断面図である。まず、シリコン基板１上に素子分離
領域２（膜厚３００nm）、ゲート絶縁膜３（膜厚６nm）
を形成する。次に、後にゲート電極となるポリシリコン
膜４（膜厚１００nm）、窒化チタン膜５（膜厚５nm）を
堆積し、さらに、再結晶化処理を行う。最後に、再結晶
化した窒化チタン膜５１上にタングステン膜６（膜厚４
０nm）を堆積する。このようにして、再結晶化した窒化
チタン膜上には、低抵抗なタングステン膜を得ることが
できる。

【００３６】次に、第１の実施例の他の方法を、図面を
参照して説明する。図２は低抵抗なタングステン膜を有
するゲート電極の製造方法の一部の実施例を示した模式
的断面図である。第１の実施例の窒化チタン膜の再結晶
化を窒素中熱処理（９００℃，３０秒）で行う。この方
法によっても、再結晶化した窒化チタン膜上に、低抵抗
なタングステン膜を得ることができる。

【００３７】さらに、次に、第１の実施例の他の方法
を、図面を参照して説明する。図３は低抵抗なタングス
テン膜を有するゲート電極の製造方法の一部の実施例を
示した模式的断面図である。第１の実施例の窒化チタン
膜の再結晶化をアンモニアガス中熱処理（９００℃，３
０秒）で行う。この方法によっても、再結晶化した窒化
チタン膜上に、低抵抗なタングステン膜を得ることがで
きる。

【００３８】（実施例２）次に、第２の実施例につい
て、図面を参照して説明する。図４は低抵抗なタングス
テン膜を有するゲート電極の製造方法の一部の実施例を
示した模式的断面図である。まず、シリコン基板１上に
素子分離領域２（膜厚３００nm）、ゲート絶縁膜３（膜
厚６nm）を形成する。次に、ゲート電極となる窒化チタ
ン膜５（膜厚５nm）を堆積し、さらに、再結晶化処理を
行う。最後に、窒素中熱処理後の窒化チタン膜５１上に
タングステン膜６（膜厚４０nm）を堆積する。このよう
に、再結晶化した窒化チタン膜上には、低抵抗なタング
ステン膜を得ることができる。また、この構造であれ
ば、ポリシリコン膜へのドーピングの工程が不必要とな
り、製造コストを低減することができる。

【００３９】次に、第２の実施例の他の方法を、図面を
参照して説明する。図５は低抵抗なタングステン膜を有
するゲート電極の製造方法の一部の実施例を示した模式
的断面図である。第２の実施例の窒化チタン膜の再結晶
化を窒素中熱処理（９００℃，３０秒）で行う。この方
法によっても、再結晶化した窒化チタン膜上に、低抵抗
なタングステン膜を得ることができる。

【００４０】さらに、次に、第２の実施例の他の方法
を、図面を参照して説明する。図６は低抵抗なタングス
テン膜を有するゲート電極の製造方法の一部の実施例を
示した模式的断面図である。第２の実施例の窒化チタン
膜の再結晶化をアンモニアガス中熱処理（９００℃，３
０秒）で行う。この方法によっても、再結晶化した窒化
チタン膜上に、低抵抗なタングステン膜を得ることがで
きる。

【００４１】（実施例３）次に、第３の実施例につい
て、図面を参照して説明する。図９は、第１の低抵抗タ
ングステン膜を有するゲート電極の構造の実施例を示し
た模式的断面図である。第１の低抵抗タングステン膜を
有するゲート電極の構造は、シリコン基板１に、２００
０nmの間隙の素子分離領域２（深さ３００nm）、その間
隙のゲート絶縁膜３（膜厚６nm）、そのゲート絶縁膜上
の、幅０．３５μm 以下のポリシリコン膜４（膜厚１０
０nm）、そのポリシリコン膜上の、幅０．３５μm 以下
の窒化チタン膜５（膜厚５nm）、その窒化チタン膜上
の、幅０．３５μm 以下のタングステン膜６（膜厚４０
nm）で構成される。ここで、窒化チタン膜の膜厚は、ポ
リシリコン膜とタングステン膜が反応しないほど十分に
厚く、かつ、後のポリシリコン膜への不純物導入の際、
縦方向の不純物拡散には影響が少ない５nmである。例え
ば、図８に示した、本発明によるタングステン膜を有す
るＭＯＳＦＥＴのしきい値電圧の窒化チタン膜厚依存性
の一例より、窒化チタン膜が厚くなるに従って、しきい
値電圧が上昇する。特に、窒化チタン膜が５nmの場合、
しきい値電圧が０．２Ｖ未満に抑えられていることか
ら、窒化チタン膜の厚みは１０nm未満程度であることが
望ましい。

【００４２】（実施例４）次に、第４の実施例につい
て、図面を参照して説明する。図１０は、第１の低抵抗
タングステン膜を有するゲート電極の構造の実施例を示
した模式的断面図である。第１の低抵抗タングステン膜
を有するゲート電極の構造は、シリコン基板１に、２０
００nmの間隙の素子分離領域２（深さ３００nm）、その
間隙のゲート絶縁膜３（膜厚６nm）、そのゲート絶縁膜
上の、幅０．３５μm 以下の窒化チタン膜５（膜厚５n
m）、その窒化チタン膜上の、幅０．３５μm 以下のタ
ングステン膜６（膜厚１００nm）で構成される。ここ
で、窒化チタン膜の膜厚は、ポリシリコン膜とタングス
テン膜が反応しないほど十分に厚く、かつ、ＭＯＳＦＥ
Ｔのしきい値制御をタングステン膜の仕事関数で決定で
きる程度に十分に薄い５nmである。

【００４３】以上の実施例に示した方法で製造したタン
グステン膜のシート抵抗と窒素中熱処理温度との関係の
一例を図７に示す。本発明の窒素中熱処理により、熱処
理温度が高くなるに従い、タングステン膜のシート抵抗
が小さくなる。タングステン膜の堆積に先立っての窒化
チタン膜の熱処理温度としては、図７より、分かるよう
に、６５０℃以上での低抵抗化が顕著であり、８００℃
以上の熱処理を行うならば、抵抗率は、従来に比べ、１
６％以上低減できる。また、熱処理の時間としては、６
０秒以下が望ましい。これは、チャネルの不純物拡散を
防止するためである。

【００４４】以上、ゲート電極の最上層がタングステン
膜がある場合を述べた。しかし、ゲート電極およびソー
ス・ドレイン領域形成のための熱処理に耐える高融点金
属（モリブデン、白金等）から自由に選択して良いこと
は言うまでもない。

【００４５】ここで、タングステン膜堆積に先立ち、高
温での窒化チタン膜を再結晶化は、窒化チタン膜の粒径
が大きくなり、その結果、タングステン膜の粒径が大き
くなることで、タングステン膜の低抵抗率が実現できた
ものと考えられる。

【００４６】窒化チタン膜の膜厚が１０nm未満であるこ
とは、第３および第４の実施例ともに同様である。

【００４７】

【発明の効果】第１の効果は、タングステン膜の低抵抗
化である。その理由は、窒化チタン膜によって、ポリシ
リコン膜とタングステン膜の反応を抑制しているため
と、タングステン膜の下地にある窒化チタン膜を再結晶
化しているためである。

【００４８】第２の効果は、ゲート電極にポリシリコン
膜を用いない場合、不純物の導入の工程を削減できるこ
とである。その理由は、ＭＯＳＦＥＴのしきい値電圧
が、ゲート電極を窒化チタン膜あるいは、タングステン
膜で決定するためである。

【００４９】第３の効果は、ゲート電極中の不純物の相
互拡散の抑制である。その理由は、窒化チタン膜によっ
て、ポリシリコン膜とタングステン膜の反応を抑制して
いるためである。

【００５０】第４の効果は、レジストの露光工程の削減
である。この理由は、窒化チタン膜を薄膜化して、縦方
向の不純物拡散を実現することで、タングステン膜形成
後のポリシリコン膜への不純物導入が可能となり、ゲー
ト電極とソース・ドレイン領域の不純物導入を同時に行
えるためである。例えば、ＣＭＯＳ形成時には、２度の
露光工程が削減できる。

【００５１】第５の効果は、ゲート電極にポリシリコン
膜を用いない場合で、窒化チタン膜の膜厚が１０nm未満
の場合、しきい値電圧の制御性が向上することである。
この理由は、タングステン膜の仕事関数のみでＭＯＳＦ
ＥＴのしきい値電圧を制御できるためである。

【図面の簡単な説明】

【図１】本発明による、タングステン膜を有するゲート
電極の製造方法の一例の断面概念図である。

【図２】本発明による、タングステン膜を有するゲート
電極の製造方法の一例の断面概念図である。

【図３】本発明による、タングステン膜を有するゲート
電極の製造方法の一例の断面概念図である。

【図４】本発明による、タングステン膜を有するゲート
電極の製造方法の一例の断面概念図である。

【図５】本発明による、タングステン膜を有するゲート
電極の製造方法の一例の断面概念図である。

【図６】本発明による、タングステン膜を有するゲート
電極の製造方法の一例の断面概念図である。

【図７】本発明による、タングステン膜を有するゲート
電極のシート抵抗の窒素中熱処理温度依存性の一例であ
る。

【図８】本発明による、タングステン膜を有するＭＯＳ
ＦＥＴのしきい値電圧の窒化チタン膜厚依存性の一例で
ある。

【図９】本発明による、タングステン膜を有するゲート
電極の構造の一例の断面概念図である。

【図１０】本発明による、タングステン膜を有するゲー
ト電極の構造の一例の断面構造図である。

【図１１】従来のＣＭＯＳインバータのレイアウト図の
一例の断面概念図である。

【図１２】従来のＭＯＳＦＥＴの一例の断面概念図であ
る。

【図１３】従来のゲートにタングステン膜を有するＭＯ
ＳＦＥＴの一例の断面概念図である。

【図１４】従来のタングステン膜を有するコンタクト構
造の一例の断面概念図である。

【図１５】従来のタングステン膜を有するゲート電極の
製造方法の一例の断面概念図である。

【符号の説明】１シリコン基板２素子分離領域３ゲート絶縁膜４ポリシリコン膜５窒化チタン膜５１再結晶化した窒化チタン膜５２窒素中熱処理後の窒化チタン膜５３アンモニア中熱処理後の窒化チタン膜６タングステン膜７ゲート電極側壁膜８ソース・ドレイン領域９層間絶縁膜１０ｎ⁺またはｐ⁺シリコン

Claims

【特許請求の範囲】

【請求項１】ゲート絶縁膜上にゲート電極を形成する工
程において、少なくとも、窒化チタン膜を形成する工程
と、前記窒化チタン膜を再結晶化する工程を備えたこと
よりなるゲート電極を特徴とする半導体装置の製造方
法。
【請求項２】請求項１のゲート電極を形成する工程にお
いて、窒化チタン膜を再結晶化する工程を、窒素中熱処
理またはアンモニア中熱処理により行う工程を備えたこ
とを特徴とする半導体装置の製造方法。
【請求項３】請求項１のゲート電極を形成する工程に加
え、窒化チタン膜上にタングステン膜を形成する工程を
備えたことを特徴とする半導体装置の製造方法。
【請求項４】請求項１のゲート電極を形成する工程にお
ける窒化チタン膜を形成する工程に先立ち、ゲート絶縁
膜上にポリシリコン膜またはアモルファスシリコン膜を
形成する工程を備えたことを特徴とする半導体装置の製
造方法。
【請求項５】ゲート電極が、幅が０．３５μm 以下のポ
リシリコン膜と、前記ポリシリコン膜上の膜厚が１０nm
未満の窒化チタン膜と、窒化チタン膜上のタングステン
膜で構成される半導体装置。
【請求項６】ゲート電極が、幅が０．３５μm 以下で膜
厚が１０nm未満の窒化チタン膜と、前記窒化チタン膜上
のタングステン膜で構成される半導体装置。