JPH05136143A - 半導体素子及びその製造方法 - Google Patents
半導体素子及びその製造方法Info
- Publication number
- JPH05136143A JPH05136143A JP4080625A JP8062592A JPH05136143A JP H05136143 A JPH05136143 A JP H05136143A JP 4080625 A JP4080625 A JP 4080625A JP 8062592 A JP8062592 A JP 8062592A JP H05136143 A JPH05136143 A JP H05136143A
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- JP
- Japan
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- semiconductor element
- electrode
- bonding
- plating
- alloy layer
- Prior art date
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- Granted
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/01—Manufacture or treatment
- H10W72/012—Manufacture or treatment of bump connectors, dummy bumps or thermal bumps
Landscapes
- Wire Bonding (AREA)
Abstract
(57)【要約】
【目的】 ファインピッチで多数の出力ピンを有する半
導体素子と、回路基板の電極とを簡単に電極間のショー
トもなく、高い信頼性で実装できる半導体素子を提供す
ることを目的とする。 【構成】 半導体素子５の電極部１にメッキによりＡｕ
もしくはＡｇを主成分とする突起電極６を形成し、さら
に前記突起電極６の半導体素子と反対側に融点の低い接
合用合金層７をメッキにより設け、前記半導体素子と回
路基板の電極９の接続時には、その両者を接触させた状
態で前記接合用合金層を溶融して接合するように構成し
た。
導体素子と、回路基板の電極とを簡単に電極間のショー
トもなく、高い信頼性で実装できる半導体素子を提供す
ることを目的とする。 【構成】 半導体素子５の電極部１にメッキによりＡｕ
もしくはＡｇを主成分とする突起電極６を形成し、さら
に前記突起電極６の半導体素子と反対側に融点の低い接
合用合金層７をメッキにより設け、前記半導体素子と回
路基板の電極９の接続時には、その両者を接触させた状
態で前記接合用合金層を溶融して接合するように構成し
た。
Description
【０００１】
【産業上の利用分野】本発明はファインピッチな電極を
有する半導体素子と、回路基板の電極を簡単にかつ高信
頼性に接合できる半導体素子及びその製造方法に関する
ものである。
有する半導体素子と、回路基板の電極を簡単にかつ高信
頼性に接合できる半導体素子及びその製造方法に関する
ものである。
【０００２】
【従来の技術】近年、電子回路のデジタル化に伴い、狭
ピッチで多ピンの半導体が多く回路基板に搭載されるよ
うになってきた。このため、半導体実装技術が機器の小
型化に重要な影響をもつようになってきている。従来の
半導体実装方法としては、ワイヤーボンディング，ＴＡ
Ｂ，フリップチップ等があるが実装密度の最も高いフリ
ップチップ実装法が注目されている。一般によく知られ
ているフリップチップ実装法には、半田バンプ法とスタ
ッドバンプ法があるが、いずれの場合にも半導体素子の
電極の大きさが８０μｍ以上必要であるのが現状であ
る。
ピッチで多ピンの半導体が多く回路基板に搭載されるよ
うになってきた。このため、半導体実装技術が機器の小
型化に重要な影響をもつようになってきている。従来の
半導体実装方法としては、ワイヤーボンディング，ＴＡ
Ｂ，フリップチップ等があるが実装密度の最も高いフリ
ップチップ実装法が注目されている。一般によく知られ
ているフリップチップ実装法には、半田バンプ法とスタ
ッドバンプ法があるが、いずれの場合にも半導体素子の
電極の大きさが８０μｍ以上必要であるのが現状であ
る。
【０００３】半田バンプ法とは図４に示す如く半導体素
子５の電極１上にＣｒやＴｉ等のバリヤーメタル層２が
形成され、さらにその上に半田ボール３が配置されてい
るもので、回路基板との接続はこの半田ボール３を溶融
して接続される。次にスタッドバンプ法とは、図５に示
す如く半導体素子５の電極１の上に従来のワイヤーボン
ディングと同じ方式でＡｕのボールバンプ４を形成し突
起電極とする方法である。この場合回路基板との接続
は、回路基板の電極上にスクリーン印刷もしくはメタル
マスク印刷で熱硬化性のＡｇペーストもしくは半田クリ
ーム層を形成し、上記Ａｕバンプ４のついた半導体素子
をマウントし、加熱することにより接続する。
子５の電極１上にＣｒやＴｉ等のバリヤーメタル層２が
形成され、さらにその上に半田ボール３が配置されてい
るもので、回路基板との接続はこの半田ボール３を溶融
して接続される。次にスタッドバンプ法とは、図５に示
す如く半導体素子５の電極１の上に従来のワイヤーボン
ディングと同じ方式でＡｕのボールバンプ４を形成し突
起電極とする方法である。この場合回路基板との接続
は、回路基板の電極上にスクリーン印刷もしくはメタル
マスク印刷で熱硬化性のＡｇペーストもしくは半田クリ
ーム層を形成し、上記Ａｕバンプ４のついた半導体素子
をマウントし、加熱することにより接続する。
【０００４】
【発明が解決しようとする課題】しかしながら従来の構
成では、半田バンプの場合バリヤーメタル層２を形成す
るためにスパッタリング，フォトリソ，エッチング工程
を繰り返さなければならず、コストが高くつき、かつ歩
留まりも悪いという欠点も有していた。また、半田バン
プは半田ボール３を溶融して形成するが、均一な大きさ
の半田ボールの製造は不可能でバンプ高さのばらつきが
大きいという欠点を有している。スタッドバンプ方式に
ついては、低コストで簡単な方法であるが、ワイヤーボ
ンドのボールボンディングの大きさは７０〜８０μｍφ
が最少で、今後半導体素子の電極の大きさが４０μｍ〜
６０μｍ角になってくるといわれており、スタッドバン
プでは対応がとれなくなってしまう。また、回路基板と
接続するため回路基板側にメタルマスクを用いてＡｇペ
ーストや半田を印刷しなければならないが、現状では電
極間ピッチ１６０μｍが限界である。また、半田印刷の
場合半田ボールが電極と電極の間に付着しやすく、信頼
性を損ねてしまうという問題点も有していた。現在ビデ
オカメラ等に使用されているＩＣのピンピッチは５００
μｍのものが最少であるが、それでも半田付けの歩留ま
りが悪いことを考えると、１６０μｍピッチの困難さは
容易に推察できる。
成では、半田バンプの場合バリヤーメタル層２を形成す
るためにスパッタリング，フォトリソ，エッチング工程
を繰り返さなければならず、コストが高くつき、かつ歩
留まりも悪いという欠点も有していた。また、半田バン
プは半田ボール３を溶融して形成するが、均一な大きさ
の半田ボールの製造は不可能でバンプ高さのばらつきが
大きいという欠点を有している。スタッドバンプ方式に
ついては、低コストで簡単な方法であるが、ワイヤーボ
ンドのボールボンディングの大きさは７０〜８０μｍφ
が最少で、今後半導体素子の電極の大きさが４０μｍ〜
６０μｍ角になってくるといわれており、スタッドバン
プでは対応がとれなくなってしまう。また、回路基板と
接続するため回路基板側にメタルマスクを用いてＡｇペ
ーストや半田を印刷しなければならないが、現状では電
極間ピッチ１６０μｍが限界である。また、半田印刷の
場合半田ボールが電極と電極の間に付着しやすく、信頼
性を損ねてしまうという問題点も有していた。現在ビデ
オカメラ等に使用されているＩＣのピンピッチは５００
μｍのものが最少であるが、それでも半田付けの歩留ま
りが悪いことを考えると、１６０μｍピッチの困難さは
容易に推察できる。
【０００５】本発明は上記従来の問題点を解決するもの
で、ファインピッチな電極を有する半導体素子の電極と
回路基板の電極を、簡単にかつ高信頼性に接合できる半
導体素子及びその製造方法を提供することを目的とす
る。
で、ファインピッチな電極を有する半導体素子の電極と
回路基板の電極を、簡単にかつ高信頼性に接合できる半
導体素子及びその製造方法を提供することを目的とす
る。
【０００６】
【課題を解決するための手段】この目的を達成するため
に本発明の半導体素子は、半導体素子の電極部にメッキ
されたＡｕもしくはＡｇを主成分とする突起電極を有
し、さらに前記突起電極の半導体素子と反対側の表面に
メッキにより形成された融点が前記突起電極及び回路基
板の電極より低い接合用合金層が配置されている。
に本発明の半導体素子は、半導体素子の電極部にメッキ
されたＡｕもしくはＡｇを主成分とする突起電極を有
し、さらに前記突起電極の半導体素子と反対側の表面に
メッキにより形成された融点が前記突起電極及び回路基
板の電極より低い接合用合金層が配置されている。
【０００７】
【作用】この構成によって、半導体素子の電極部にメッ
キされた突起電極を有しているため、ファインピッチな
電極にも十分対応でき、また、回路基板と半導体素子と
の接続においても、前記電極部に予めメッキで接合剤が
形成されているため、突起電極の断面積と接合材の断面
積を等しくできるので、非常に高精度な接続が可能とな
り、信頼性も著しく向上するものである。
キされた突起電極を有しているため、ファインピッチな
電極にも十分対応でき、また、回路基板と半導体素子と
の接続においても、前記電極部に予めメッキで接合剤が
形成されているため、突起電極の断面積と接合材の断面
積を等しくできるので、非常に高精度な接続が可能とな
り、信頼性も著しく向上するものである。
【０００８】
【実施例】（実施例１）以下本発明の一実施例について
図面を参照しながら説明する。
図面を参照しながら説明する。
【０００９】先ず図２（ａ）に示す如く、ガラス基板８
上に導電体、たとえば透明電極ＩＴＯ層９を蒸着した基
板に、乾燥後の厚みが３０〜５０μｍとなるようにフォ
トレジスト１０を塗布し、完成された半導体素子の電極
部の位置に相当する部分に約５０μｍφの穴１１をあけ
る。次に、基板８ごとメッキ液に浸し、透明電極ＩＴＯ
層９に電気を流し、図２（ｂ）に示すように、前記穴１
１内に接合用合金層７そして突起電極６を形成する。今
回実験した接合用合金層７の金属合金組成を（表１）に
示す。
上に導電体、たとえば透明電極ＩＴＯ層９を蒸着した基
板に、乾燥後の厚みが３０〜５０μｍとなるようにフォ
トレジスト１０を塗布し、完成された半導体素子の電極
部の位置に相当する部分に約５０μｍφの穴１１をあけ
る。次に、基板８ごとメッキ液に浸し、透明電極ＩＴＯ
層９に電気を流し、図２（ｂ）に示すように、前記穴１
１内に接合用合金層７そして突起電極６を形成する。今
回実験した接合用合金層７の金属合金組成を（表１）に
示す。
【００１０】
【表１】
【００１１】この接合用合金層７の融点は、前記突起電
極６の融点及び接合すべき回路基板の電極の融点より低
く、望ましくは現在のリフロー用炉が使用できる温度
（２６０℃）以下に設定されている。次に突起電極６に
ついては、ＡｕもしくはＡｇを主成分とした電気メッキ
で形成した。この時の各突起電極のメッキ厚みは±３μ
ｍ以内に制御できることがわかった。次にフォトレジス
ト１０をエッチング液で除去した後、図３に示す如く、
ガラス基板８上にメッキで形成された突起電極６に対向
して半導体素子５を配置し、半導体素子の電極１と突起
電極６を熱圧着させる。この時、ＩＴＯ層９と接合用合
金層７との接合強度に比べ、電極１と突起電極６との接
合強度を強くしておく。一般に、ＩＴＯは金属との密着
性が悪い為に、このことは容易に達成できる。しかる後
にガラス基板８から半導体素子５を引き離すと、図１に
示す如く突起電極６と接合用合金層７は半導体素子５の
方に転写される。この半導体素子を接合用合金層７を介
して、接続すべき回路基板と接触させ窒素中で２３０℃
ピークのリフローに通すと、接合用合金層７が溶融して
突起電極間でのショートもなく１００μｍの高精度なピ
ッチで回路基板に接合することができた。
極６の融点及び接合すべき回路基板の電極の融点より低
く、望ましくは現在のリフロー用炉が使用できる温度
（２６０℃）以下に設定されている。次に突起電極６に
ついては、ＡｕもしくはＡｇを主成分とした電気メッキ
で形成した。この時の各突起電極のメッキ厚みは±３μ
ｍ以内に制御できることがわかった。次にフォトレジス
ト１０をエッチング液で除去した後、図３に示す如く、
ガラス基板８上にメッキで形成された突起電極６に対向
して半導体素子５を配置し、半導体素子の電極１と突起
電極６を熱圧着させる。この時、ＩＴＯ層９と接合用合
金層７との接合強度に比べ、電極１と突起電極６との接
合強度を強くしておく。一般に、ＩＴＯは金属との密着
性が悪い為に、このことは容易に達成できる。しかる後
にガラス基板８から半導体素子５を引き離すと、図１に
示す如く突起電極６と接合用合金層７は半導体素子５の
方に転写される。この半導体素子を接合用合金層７を介
して、接続すべき回路基板と接触させ窒素中で２３０℃
ピークのリフローに通すと、接合用合金層７が溶融して
突起電極間でのショートもなく１００μｍの高精度なピ
ッチで回路基板に接合することができた。
【００１２】（実施例２）次に本発明の第２の実施例に
ついて説明する。本実施例が上記実施例１と相違すると
ころは、図２（ａ）に示すようにガラス基板８上に形成
したフォトレジスト１０に穴１１をあけた後に、まず図
５に示す如く、基板８ごとメッキ液に浸し、透明電極Ｉ
ＴＯ層９に電気を流し、前記穴１１内にＡｕメッキ層１
２、接合用合金層７そして突起電極６を形成することで
ある。今回実験した接合用合金層７の金属合金組成は上
記（表１）に示すものと同様であり、突起電極６につい
てもＡｕもしくはＡｇを主成分とした電気メッキで形成
した。この時の各突起電極のメッキ厚みは±３μｍ以内
に制御できることがわかった。
ついて説明する。本実施例が上記実施例１と相違すると
ころは、図２（ａ）に示すようにガラス基板８上に形成
したフォトレジスト１０に穴１１をあけた後に、まず図
５に示す如く、基板８ごとメッキ液に浸し、透明電極Ｉ
ＴＯ層９に電気を流し、前記穴１１内にＡｕメッキ層１
２、接合用合金層７そして突起電極６を形成することで
ある。今回実験した接合用合金層７の金属合金組成は上
記（表１）に示すものと同様であり、突起電極６につい
てもＡｕもしくはＡｇを主成分とした電気メッキで形成
した。この時の各突起電極のメッキ厚みは±３μｍ以内
に制御できることがわかった。
【００１３】次にフォトレジスト１０をエッチング液で
除去した後、図６に示す如く、ガラス基板８上にメッキ
で形成された突起電極６に対向して半導体素子５を配置
し、半導体素子の電極１と突起電極６を熱圧着させる。
この時、ＩＴＯ層９とＡｕメッキ層１２との接合強度に
比べ、電極１と突起電極６との接合強度を強くしてお
く。一般に、ＩＴＯは金属との密着性が悪い為に、この
ことは容易に達成できる。しかる後にガラス基板８から
半導体素子５を引き離すと、図４に示す如く突起電極
６、接合用合金層７、Ａｕメッキ層１２は半導体素子５
の方に転写される。
除去した後、図６に示す如く、ガラス基板８上にメッキ
で形成された突起電極６に対向して半導体素子５を配置
し、半導体素子の電極１と突起電極６を熱圧着させる。
この時、ＩＴＯ層９とＡｕメッキ層１２との接合強度に
比べ、電極１と突起電極６との接合強度を強くしてお
く。一般に、ＩＴＯは金属との密着性が悪い為に、この
ことは容易に達成できる。しかる後にガラス基板８から
半導体素子５を引き離すと、図４に示す如く突起電極
６、接合用合金層７、Ａｕメッキ層１２は半導体素子５
の方に転写される。
【００１４】この半導体素子５をＡｕメッキ層１２を介
して、接続すべき回路基板と接触させ窒素中で２３０℃
ピークのリフローに通すと、接合用合金層７が溶融して
Ａｕメッキ層１２は接続用合金層７に拡散するので、突
起電極６間でのショートもなく１００μｍの高精度なピ
ッチで回路基板に接合することができた。
して、接続すべき回路基板と接触させ窒素中で２３０℃
ピークのリフローに通すと、接合用合金層７が溶融して
Ａｕメッキ層１２は接続用合金層７に拡散するので、突
起電極６間でのショートもなく１００μｍの高精度なピ
ッチで回路基板に接合することができた。
【００１５】本実施例においては、穴１１内にＡｕメッ
キ層１２を形成した後に接合用合金層７を形成するの
で、上記実施例１のＡｕメッキ層１２を形成しないもの
に比べて、接合用合金層７のメッキが均一に成長する。
このため回路基板と接続するときの歩留まりは、上記実
施例１のときと比べて著しく向上した。
キ層１２を形成した後に接合用合金層７を形成するの
で、上記実施例１のＡｕメッキ層１２を形成しないもの
に比べて、接合用合金層７のメッキが均一に成長する。
このため回路基板と接続するときの歩留まりは、上記実
施例１のときと比べて著しく向上した。
【００１６】
【発明の効果】以上のように本発明は、半導体素子の電
極部にメッキで形成されたＡｕもしくはＡｇを主成分と
する突起電極を有し、さらに前記突起電極の半導体素子
と反対側に、低融点の接合用合金層が配置されているた
め、ファインピッチな半導体素子の電極と回路基板の電
極を簡単にかつ高い信頼性で接合できる、優れた実装方
法を実現できるものである。
極部にメッキで形成されたＡｕもしくはＡｇを主成分と
する突起電極を有し、さらに前記突起電極の半導体素子
と反対側に、低融点の接合用合金層が配置されているた
め、ファインピッチな半導体素子の電極と回路基板の電
極を簡単にかつ高い信頼性で接合できる、優れた実装方
法を実現できるものである。
【００１７】また半導体素子の電極部上にメッキで形成
したＡｕもしくはＡｇを主成分とする突起電極を有し、
さらにその上部に低融点の接合用合金層及びＡｕメッキ
層を配置しているため、ファインピッチな半導体素子の
電極と回路基板の電極とを、簡単にかつさらに高い信頼
性で接合できる、優れた実装方法を実現できるものであ
る。
したＡｕもしくはＡｇを主成分とする突起電極を有し、
さらにその上部に低融点の接合用合金層及びＡｕメッキ
層を配置しているため、ファインピッチな半導体素子の
電極と回路基板の電極とを、簡単にかつさらに高い信頼
性で接合できる、優れた実装方法を実現できるものであ
る。
【図１】本発明の第１の実施例に於ける半導体素子の断
面図
面図
【図２】（ａ），（ｂ）はそれぞれ本発明の半導体素子
の製造方法の第１の実施例における異なる製造方法を示
す断面図
の製造方法の第１の実施例における異なる製造方法を示
す断面図
【図３】同実施例のさらに異なる工程を示す断面図
【図４】本発明の第２の実施例に於ける半導体素子の断
面図
面図
【図５】本発明の半導体素子の製造方法の第２の実施例
における製造方法を示す断面図
における製造方法を示す断面図
【図６】同実施例のさらに異なる工程を示す断面図
【図７】半導体素子に突起電極が形成された従来の一例
を示す断面図
を示す断面図
【図８】半導体素子に突起電極が形成された従来の一例
を示す断面図
を示す断面図
１ 半導体素子の電極 ２ バリヤーメタル層 ３ 半田ボール ４ Ａｕのボールバンプ ５ 半導体素子 ６ 突起電極 ７ 接合用合金層 ８ ガラス基板 ９ ＩＴＯ １０ フォトレジスト １２ Ａｕメッキ層
Claims (4)
- 【請求項１】半導体素子の電極部にメッキで形成された
ＡｕもしくはＡｇを主成分とする突起電極を有し、前記
突起電極の半導体素子と反対側の表面にメッキにより形
成された融点が前記突起電極及び回路基板の電極より低
い接合用合金層が配置されていることを特徴とする半導
体素子。 - 【請求項２】基板上にフォトレジストを塗布し、そのフ
ォトレジストの所定の半導体素子の電極に対応する位置
に穴を設け、その穴内に接合用合金層とその接合用合金
層上にＡｕもしくはＡｇを主成分とする突起電極をそれ
ぞれメッキで形成し、しかる後に前記フォトレジストを
除去した後に前記半導体素子の電極と前記突起電極を重
ね合わせ加熱及び加圧して接合し、その接合後に前記基
板と前記接合用合金層の接合を分離することを特徴とす
る半導体素子の製造方法。 - 【請求項３】半導体素子の電極部にメッキで形成された
ＡｕもしくはＡｇを主成分とする突起電極を有し、前記
突起電極上にメッキにより形成された融点が前記突起電
極及び回路基板の電極より低い接合用合金層が配置さ
れ、さらに前記接合用合金層の表面にはＡｕメッキ層が
配置されていることを特徴とする半導体素子。 - 【請求項４】基板上にフォトレジストを塗布し、そのフ
ォトレジストの所定の半導体素子の電極に対応する位置
に穴を設け、その穴内に先ずＡｕメッキ層を形成し、そ
の上に接合用合金層とその接合用合金層上にＡｕもしく
はＡｇを主成分とする突起電極をそれぞれメッキで形成
し、しかる後に前記フォトレジストを除去した後に前記
半導体素子の電極と前記突起電極を重ね合わせ加熱及び
加圧して接合し、その接合後に前記基板と前記接合用合
金層の接合を分離することを特徴とする半導体素子の製
造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP08062592A JP3173109B2 (ja) | 1991-09-19 | 1992-04-02 | 半導体素子及びその製造方法 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3-239219 | 1991-09-19 | ||
| JP23921991 | 1991-09-19 | ||
| JP08062592A JP3173109B2 (ja) | 1991-09-19 | 1992-04-02 | 半導体素子及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05136143A true JPH05136143A (ja) | 1993-06-01 |
| JP3173109B2 JP3173109B2 (ja) | 2001-06-04 |
Family
ID=26421621
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP08062592A Expired - Fee Related JP3173109B2 (ja) | 1991-09-19 | 1992-04-02 | 半導体素子及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3173109B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008547207A (ja) * | 2005-06-14 | 2008-12-25 | キュービック・ウエハ・インコーポレーテッド | 電子チップ接点構造 |
| WO2013153578A1 (ja) * | 2012-04-12 | 2013-10-17 | 株式会社Ｌｅａｐ | 電気鋳造部品の製造方法 |
| US8846445B2 (en) | 2005-06-14 | 2014-09-30 | Cufer Asset Ltd. L.L.C. | Inverse chip connector |
-
1992
- 1992-04-02 JP JP08062592A patent/JP3173109B2/ja not_active Expired - Fee Related
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| US8846445B2 (en) | 2005-06-14 | 2014-09-30 | Cufer Asset Ltd. L.L.C. | Inverse chip connector |
| US9147635B2 (en) | 2005-06-14 | 2015-09-29 | Cufer Asset Ltd. L.L.C. | Contact-based encapsulation |
| US9324629B2 (en) | 2005-06-14 | 2016-04-26 | Cufer Asset Ltd. L.L.C. | Tooling for coupling multiple electronic chips |
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