JPH05136358A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPH05136358A JPH05136358A JP3297325A JP29732591A JPH05136358A JP H05136358 A JPH05136358 A JP H05136358A JP 3297325 A JP3297325 A JP 3297325A JP 29732591 A JP29732591 A JP 29732591A JP H05136358 A JPH05136358 A JP H05136358A
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- Japan
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Abstract
(57)【要約】
【目的】 電源供給源のインダクタンス成分に起因する
スイッチングノイズの抑制を可能にする。 【構成】 各々が同一の２個の駆動電源に接続される第
１及び第２のＣＭＯＳバッファ回路と、前記第１のＣＭ
ＯＳバッファ回路の出力端に接続される第１の負荷容量
と、前記第２のＣＭＯＳバッファ回路の出力端に接続さ
れる第２の負荷容量と、前記２個の駆動電源の電圧変動
を共通モード化する共通モード化手段とを備え、前記第
２のＣＭＯＳバッファ回路は前記第１のＣＭＯＳバッフ
ァ回路と逆位相で動作することを特徴とする。
スイッチングノイズの抑制を可能にする。 【構成】 各々が同一の２個の駆動電源に接続される第
１及び第２のＣＭＯＳバッファ回路と、前記第１のＣＭ
ＯＳバッファ回路の出力端に接続される第１の負荷容量
と、前記第２のＣＭＯＳバッファ回路の出力端に接続さ
れる第２の負荷容量と、前記２個の駆動電源の電圧変動
を共通モード化する共通モード化手段とを備え、前記第
２のＣＭＯＳバッファ回路は前記第１のＣＭＯＳバッフ
ァ回路と逆位相で動作することを特徴とする。
Description
【０００１】
【産業上の利用分野】本発明は、電源ラインのインダク
タンスに起因するスイッチングノイズを減少させる半導
体集積回路装置に関する。
タンスに起因するスイッチングノイズを減少させる半導
体集積回路装置に関する。
【０００２】
【従来の技術】半導体集積回路において、複数の入出力
回路が同時にスイッチング動作した時に、回路の電源電
位が変動し、同時スイッチングノイズと呼ばれるノイズ
が発生していた。このノイズは電源ラインのインピーダ
ンスに起因するものであり、スイッチング時に電源ライ
ンにおいて電圧降下が生じ、正常な電源電位が回路に供
給されなくなることにより引き起こされる。
回路が同時にスイッチング動作した時に、回路の電源電
位が変動し、同時スイッチングノイズと呼ばれるノイズ
が発生していた。このノイズは電源ラインのインピーダ
ンスに起因するものであり、スイッチング時に電源ライ
ンにおいて電圧降下が生じ、正常な電源電位が回路に供
給されなくなることにより引き起こされる。
【０００３】スイッチング時に生じる電源電位の低下
は、主に電源ラインのインダクタンス成分により生じて
おり、その大きさはＬｄｉ／ｄｔに比例する。ここで、
Ｌは半導体集積回路が収納されるパッケージのリード線
等を含めた電源ラインにおけるすべてのインダクタンス
であり、ｄｉ／ｄｔはインダクタンスにおける電流変化
率である。
は、主に電源ラインのインダクタンス成分により生じて
おり、その大きさはＬｄｉ／ｄｔに比例する。ここで、
Ｌは半導体集積回路が収納されるパッケージのリード線
等を含めた電源ラインにおけるすべてのインダクタンス
であり、ｄｉ／ｄｔはインダクタンスにおける電流変化
率である。
【０００４】このような電源ラインにおける電圧降下を
抑制する方法としては、例えば以下に示すような方法が
ある。
抑制する方法としては、例えば以下に示すような方法が
ある。
【０００５】第１の方法は、電源ラインのインダクタン
スＬを低減する方法であり、例えば電源ラインの断面積
を大きくするとともに電源ラインを短くするという方法
がある。
スＬを低減する方法であり、例えば電源ラインの断面積
を大きくするとともに電源ラインを短くするという方法
がある。
【０００６】しかしながら、この第１の方法は、チップ
内の電源配線に対しての高集積化の障害を招くことにな
る。また、パッケージの収納に係るリード線等に対して
は実装技術の進歩に依存し、現状ではＴＡＢ等の実装技
術によりリード線等におけるインダクタンス線分の低減
が図られているが、スイッチングノイズを抑制するに十
分なほど低減はされていない。
内の電源配線に対しての高集積化の障害を招くことにな
る。また、パッケージの収納に係るリード線等に対して
は実装技術の進歩に依存し、現状ではＴＡＢ等の実装技
術によりリード線等におけるインダクタンス線分の低減
が図られているが、スイッチングノイズを抑制するに十
分なほど低減はされていない。
【０００７】次に、第２の方法は、電流変化率ｄｉ／ｄ
ｔを小さくする方法であり、例えば出力回路における出
力信号の立ち上がり、立ち下がりを緩やかにすることに
より電源ラインにおける電流の時間変化を小さくする方
法である。
ｔを小さくする方法であり、例えば出力回路における出
力信号の立ち上がり、立ち下がりを緩やかにすることに
より電源ラインにおける電流の時間変化を小さくする方
法である。
【０００８】このような方法にあっては、出力回路等の
スイッチングノイズを引き起こす回路のスイッチング速
度を遅くする必要がある。このため、回路動作の高速化
に逆行することになる。
スイッチングノイズを引き起こす回路のスイッチング速
度を遅くする必要がある。このため、回路動作の高速化
に逆行することになる。
【０００９】次に、第３の方法は、集積回路を実装基板
等に実装した際に、電源ピンに大容量のコンデンサを接
続し、このコンデンサによりスイッチング時にインダク
タンスで発生する逆起電力を緩和する方法である。
等に実装した際に、電源ピンに大容量のコンデンサを接
続し、このコンデンサによりスイッチング時にインダク
タンスで発生する逆起電力を緩和する方法である。
【００１０】このような方法では、一般的に大容量のコ
ンデンサをパッケージ外に外付けするため、チップ内の
電源配線と外付けされたコンデンサとの間のボンディン
グワイヤやパッケージのリード部におけるインダクタン
ス線分により発生するノイズを抑制することはできなか
った。
ンデンサをパッケージ外に外付けするため、チップ内の
電源配線と外付けされたコンデンサとの間のボンディン
グワイヤやパッケージのリード部におけるインダクタン
ス線分により発生するノイズを抑制することはできなか
った。
【００１１】
【発明が解決しようとする課題】以上説明したように、
電源ラインのインダクタンス線分によるスイッチングノ
イズを抑制する従来の対策にあっては、インダクタンス
成分を十分に低減することが極めて困難であった。ま
た、インダクタンス成分の低減を図る際に、高集積化や
高速化の障害を招いていた。
電源ラインのインダクタンス線分によるスイッチングノ
イズを抑制する従来の対策にあっては、インダクタンス
成分を十分に低減することが極めて困難であった。ま
た、インダクタンス成分の低減を図る際に、高集積化や
高速化の障害を招いていた。
【００１２】そこで、この発明は、上記事情を考慮して
なされたものであり、その目的とするところは、高集積
化ならびに高速化の障害を招くことなく、外囲器も含め
た電源供給路のインダクタンス成分に起因するスイッチ
ングノイズの抑制を達成し得る半導体集積回路装置を提
供することにある。
なされたものであり、その目的とするところは、高集積
化ならびに高速化の障害を招くことなく、外囲器も含め
た電源供給路のインダクタンス成分に起因するスイッチ
ングノイズの抑制を達成し得る半導体集積回路装置を提
供することにある。
【００１３】
【課題を解決するための手段】本発明による半導体集積
回路装置は、各々が同一の２個の駆動電源に接続される
第１及び第２のＣＭＯＳバッファ回路と、前記第１のＣ
ＭＯＳバッファ回路の出力端に接続される第１の負荷容
量と、前記第２のＣＭＯＳバッファ回路の出力端に接続
される第２の負荷容量と、前記２個の駆動電源の電圧変
動を共通モード化する共通モード化手段とを備え、前記
第２のＣＭＯＳバッファ回路は前記第１のＣＭＯＳバッ
ファ回路と逆位相で動作することを特徴とする。
回路装置は、各々が同一の２個の駆動電源に接続される
第１及び第２のＣＭＯＳバッファ回路と、前記第１のＣ
ＭＯＳバッファ回路の出力端に接続される第１の負荷容
量と、前記第２のＣＭＯＳバッファ回路の出力端に接続
される第２の負荷容量と、前記２個の駆動電源の電圧変
動を共通モード化する共通モード化手段とを備え、前記
第２のＣＭＯＳバッファ回路は前記第１のＣＭＯＳバッ
ファ回路と逆位相で動作することを特徴とする。
【００１４】
【作用】このように構成された本発明の半導体集積回路
装置によれば、まず、共通モード化手段によって２個の
駆動電源の電圧変動（ノイズ）が共通モード化される。
この共通モード化された電圧変動は、第１のバッファ回
路の出力の立上り時と立下り時では全く逆位相であり、
第２のバッファ回路の動作が第１のバッファ回路と逆位
相となるように構成されることにより、電源電圧の変動
を打消すことができる。
装置によれば、まず、共通モード化手段によって２個の
駆動電源の電圧変動（ノイズ）が共通モード化される。
この共通モード化された電圧変動は、第１のバッファ回
路の出力の立上り時と立下り時では全く逆位相であり、
第２のバッファ回路の動作が第１のバッファ回路と逆位
相となるように構成されることにより、電源電圧の変動
を打消すことができる。
【００１５】これにより、高集積化ならびに高速化の障
害を招くことなく、外囲器を含めた電源供給源のインダ
クタンス成分に起因するスイッチングノイズを抑制する
ことができる。
害を招くことなく、外囲器を含めた電源供給源のインダ
クタンス成分に起因するスイッチングノイズを抑制する
ことができる。
【００１６】
【実施例】本発明による半導体集積回路装置の第１の実
施例の構成を図１に示す。この実施例の半導体集積回路
装置（以下、回路装置ともいう）は、バッファ回路４
と、負荷容量５と、バイパス容量６と、ダミーのバッフ
ァ回路７と、ダミーの負荷容量８とを有し、外部から供
給される電源電圧ＶDD，ＶSSによって駆動される。バッ
ファ回路４，７はＣＭＯＳ構造を有しており、上記回路
装置内の電源電圧ＶDD1 ，ＶSS1 によって駆動される。
そして、バッファ回路４の出力端には負荷容量５の一端
が接続され、この負荷容量５の他端には電源電圧ＶSSが
供給されている。又、バッファ回路７の出力端には負荷
容量８の一端が接続され、この負荷容量８の他端には電
源電圧ＶSSが供給されている。なお、バッファ回路７は
バッファ回路４とは全く逆位相で動作するように構成さ
れている。すなわち、バッファ回路７の入力信号はバッ
ファ回路４の入力信号Ｖinの反転信号バーＶinである。
又バイパス容量６はバッファ回路４，７とは並列に接続
されて回路装置内の電源電圧ＶDD1 ，ＶSS1 が印加され
ている。そして、回路装置の外部電源と内部電源との間
には、パッケージのリード線等に起因するインダクタン
ス２，１０が存在している。
施例の構成を図１に示す。この実施例の半導体集積回路
装置（以下、回路装置ともいう）は、バッファ回路４
と、負荷容量５と、バイパス容量６と、ダミーのバッフ
ァ回路７と、ダミーの負荷容量８とを有し、外部から供
給される電源電圧ＶDD，ＶSSによって駆動される。バッ
ファ回路４，７はＣＭＯＳ構造を有しており、上記回路
装置内の電源電圧ＶDD1 ，ＶSS1 によって駆動される。
そして、バッファ回路４の出力端には負荷容量５の一端
が接続され、この負荷容量５の他端には電源電圧ＶSSが
供給されている。又、バッファ回路７の出力端には負荷
容量８の一端が接続され、この負荷容量８の他端には電
源電圧ＶSSが供給されている。なお、バッファ回路７は
バッファ回路４とは全く逆位相で動作するように構成さ
れている。すなわち、バッファ回路７の入力信号はバッ
ファ回路４の入力信号Ｖinの反転信号バーＶinである。
又バイパス容量６はバッファ回路４，７とは並列に接続
されて回路装置内の電源電圧ＶDD1 ，ＶSS1 が印加され
ている。そして、回路装置の外部電源と内部電源との間
には、パッケージのリード線等に起因するインダクタン
ス２，１０が存在している。
【００１７】次に本実施の作用を説明する。次の３つの
回路装置、すなわち、本実施例の回路装置、 本実
施例の回路装置からダミーのバッファ回路７及びダミー
の負荷容量８を取除いた回路装置、 本実施例の回路
装置からバイパス容量６、ダミーのバッファ回路７、及
びダミーの負荷容量８を取除いた回路装置、の各々にお
いて、バッファ回路４のスイッチング動作（バッファ回
路４の入力信号Ｖinが例えば“Ｌ”から“Ｈ”になるこ
と）による、バッファ回路４の出力電圧Ｖout と回路装
置内の電源電圧ＶDD1 ，ＶSS2 の変動を、回路シミュレ
ータＳＰＩＣＥでシュミレーションした結果を図２、図
３、図４に示す。
回路装置、すなわち、本実施例の回路装置、 本実
施例の回路装置からダミーのバッファ回路７及びダミー
の負荷容量８を取除いた回路装置、 本実施例の回路
装置からバイパス容量６、ダミーのバッファ回路７、及
びダミーの負荷容量８を取除いた回路装置、の各々にお
いて、バッファ回路４のスイッチング動作（バッファ回
路４の入力信号Ｖinが例えば“Ｌ”から“Ｈ”になるこ
と）による、バッファ回路４の出力電圧Ｖout と回路装
置内の電源電圧ＶDD1 ，ＶSS2 の変動を、回路シミュレ
ータＳＰＩＣＥでシュミレーションした結果を図２、図
３、図４に示す。
【００１８】回路装置がバイパス容量６、ダミーのバッ
ファ回路７、及びダミーの負荷容量８を有さない場合の
シュミレーション結果である図４のグラフから回路装置
内の電源電圧ＶDD1 ，ＶSS1 及びこれらの差電圧ＶDD1
−ＶSS1 には大きなノイズが発生していることが分かる
（図４（ｂ）参照）。これらのノイズは回路装置内の素
子が誤動作する原因となる。又バッファ回路４の出力電
圧Ｖout にも、スイッチング動作による、電源電圧Ｖ
DD1 ，ＶSS2 の変動に連動した大きなリンギングノイズ
が発生しており（図４（ａ）参照）、このリンギングノ
イズは回路装置間の信号伝達時に誤動作する原因にもな
る。
ファ回路７、及びダミーの負荷容量８を有さない場合の
シュミレーション結果である図４のグラフから回路装置
内の電源電圧ＶDD1 ，ＶSS1 及びこれらの差電圧ＶDD1
−ＶSS1 には大きなノイズが発生していることが分かる
（図４（ｂ）参照）。これらのノイズは回路装置内の素
子が誤動作する原因となる。又バッファ回路４の出力電
圧Ｖout にも、スイッチング動作による、電源電圧Ｖ
DD1 ，ＶSS2 の変動に連動した大きなリンギングノイズ
が発生しており（図４（ａ）参照）、このリンギングノ
イズは回路装置間の信号伝達時に誤動作する原因にもな
る。
【００１９】バイパス容量６を取付け、ダミーのバッフ
ァ回路７及び負荷容量８を取り外した回路装置の場合
は、図３（ｂ）から分かるように電源ＶDD1，ＶSS1 間
の電位差ＶDD1 −ＶSS1 の変動はなくなっており、これ
により集積回路装置内部の誤動作の問題は解消できる。
しかし、内部電源ＶDD1 とＶSS1 には共通モードのノイ
ズが存在している。このノイズよりバッファ回路４の出
力電圧Ｖout にはリンギングノイズが発生し、集積回路
装置間の信号伝達が正常に行えなくなる。
ァ回路７及び負荷容量８を取り外した回路装置の場合
は、図３（ｂ）から分かるように電源ＶDD1，ＶSS1 間
の電位差ＶDD1 −ＶSS1 の変動はなくなっており、これ
により集積回路装置内部の誤動作の問題は解消できる。
しかし、内部電源ＶDD1 とＶSS1 には共通モードのノイ
ズが存在している。このノイズよりバッファ回路４の出
力電圧Ｖout にはリンギングノイズが発生し、集積回路
装置間の信号伝達が正常に行えなくなる。
【００２０】これに対して本実施例の場合は、図２
（ａ）、（ｂ）から分かるように、回路装置内の電源電
圧ＶDD1 ，ＶSS2 の変動が非常に小さくなるとともに、
バッファ回路４の出力電圧Ｖout のリンギングノイズも
ほとんど無くなっている。
（ａ）、（ｂ）から分かるように、回路装置内の電源電
圧ＶDD1 ，ＶSS2 の変動が非常に小さくなるとともに、
バッファ回路４の出力電圧Ｖout のリンギングノイズも
ほとんど無くなっている。
【００２１】この理由は、以下の通りである。ＣＭＯＳ
トランジスタからなるバッファ回路４のスイッチング動
作により発生する電源ノイズ（電圧変動）がまずバイパ
ス容量６によって共通モード化される。この共通モード
化されたノイズはバッファ回路４の出力Ｖout の立上り
時（入力信号Ｖinが“Ｌ”から“Ｈ”に変化する場合）
と立下り時（入力信号Ｖinが“Ｈ”から“Ｌ”に変化す
る場合）とでは全く逆位相となるので、バッファ回路４
とは全く逆位相で動作するバッファ回路７と負荷容量８
を付加することにより、半導体集積回路装置内の電源に
発生するノイズを打消すことができる。
トランジスタからなるバッファ回路４のスイッチング動
作により発生する電源ノイズ（電圧変動）がまずバイパ
ス容量６によって共通モード化される。この共通モード
化されたノイズはバッファ回路４の出力Ｖout の立上り
時（入力信号Ｖinが“Ｌ”から“Ｈ”に変化する場合）
と立下り時（入力信号Ｖinが“Ｈ”から“Ｌ”に変化す
る場合）とでは全く逆位相となるので、バッファ回路４
とは全く逆位相で動作するバッファ回路７と負荷容量８
を付加することにより、半導体集積回路装置内の電源に
発生するノイズを打消すことができる。
【００２２】以上述べたように、本実施例によれば、高
集積化ならびに高速化の障害を招くことなく、外囲器を
含めた電源供給路のインダクタンス成分に起因するスイ
ッチングノイズの抑制を達成することができる。
集積化ならびに高速化の障害を招くことなく、外囲器を
含めた電源供給路のインダクタンス成分に起因するスイ
ッチングノイズの抑制を達成することができる。
【００２３】次に、本発明による半導体集積回路装置の
第２の実施例の構成を図５に示す。この第２の実施例の
回路装置は、第１の実施例において、バッファ回路４の
入力信号Ｖinと同一の信号をインバータ回路１５によっ
て反転し、この反転信号がバッファ回路の入力信号バー
Ｖinである場合に、バッファ回路４の前段にトランスミ
ッションゲート１６を設けたものである。このトランス
ミッションゲート１６はＰＭＯＳトランジスタとＮＭＯ
Ｓトランジスタからなっており、インバータ回路１５に
よるバッファ回路７の入力信号の遅延と同じ遅延をバッ
ファ回路４の入力信号に与えるものである。これによっ
てバッファ回路７の入力信号は、バッファ回路４の入力
信号の位相遅れのない反転信号となるので、バッファ回
路４のスイッチング動作によって生じたノイズをタイミ
ング良く打消すことができる。
第２の実施例の構成を図５に示す。この第２の実施例の
回路装置は、第１の実施例において、バッファ回路４の
入力信号Ｖinと同一の信号をインバータ回路１５によっ
て反転し、この反転信号がバッファ回路の入力信号バー
Ｖinである場合に、バッファ回路４の前段にトランスミ
ッションゲート１６を設けたものである。このトランス
ミッションゲート１６はＰＭＯＳトランジスタとＮＭＯ
Ｓトランジスタからなっており、インバータ回路１５に
よるバッファ回路７の入力信号の遅延と同じ遅延をバッ
ファ回路４の入力信号に与えるものである。これによっ
てバッファ回路７の入力信号は、バッファ回路４の入力
信号の位相遅れのない反転信号となるので、バッファ回
路４のスイッチング動作によって生じたノイズをタイミ
ング良く打消すことができる。
【００２４】なお、上記第２の実施例において、バッフ
ァ回路４，７の入力信号のタイミング調整にトランスミ
ッションゲートを用いたが、抵抗や容量を付加すること
で調整することも可能である。
ァ回路４，７の入力信号のタイミング調整にトランスミ
ッションゲートを用いたが、抵抗や容量を付加すること
で調整することも可能である。
【００２５】又、第２の実施例の構成を示す図５におい
て、信号Ｖinがプリバッファ回路（図示せず）を介して
生成されている場合は、インバータ回路１５とバッファ
回路７との間に、タイミング調整用の遅延素子さらに設
ける必要がある。
て、信号Ｖinがプリバッファ回路（図示せず）を介して
生成されている場合は、インバータ回路１５とバッファ
回路７との間に、タイミング調整用の遅延素子さらに設
ける必要がある。
【００２６】なお、第１及び第２の実施例において、ダ
ミーのバッファ回路７の出力はダミーの負荷容量８に接
続されているが、この負荷容量８の代わりに集積回路装
置の内部ゲートに接続しても同様の効果を得ることがで
きる。
ミーのバッファ回路７の出力はダミーの負荷容量８に接
続されているが、この負荷容量８の代わりに集積回路装
置の内部ゲートに接続しても同様の効果を得ることがで
きる。
【００２７】
【発明の効果】以上説明したように本発明によれば、高
集積化ならびに高速化の障害を招くことなく、外囲器を
含めた電源供給路のインダクタンス成分に起因するスイ
ッチングノイズを抑制することができる。
集積化ならびに高速化の障害を招くことなく、外囲器を
含めた電源供給路のインダクタンス成分に起因するスイ
ッチングノイズを抑制することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施例の構成を示す回路図。
【図２】第１の実施例の回路装置のバッファの出力電位
と電源電位変動を示すグラフ。
と電源電位変動を示すグラフ。
【図３】オンチップキャパシタンスを接続したときのバ
ッファの出力電位と電源電位変動を示すグラフ。
ッファの出力電位と電源電位変動を示すグラフ。
【図４】従来の集積回路装置のバッファの出力電位と電
源電位の変動を示すグラフ。
源電位の変動を示すグラフ。
【図５】本発明の第２の実施例の構成を示す回路図。
２，１０ インダクタンス ４，７ ＣＭＯＳバッファ回路 ５，８ 負荷容量 ６ バイパス容量
Claims (2)
- 【請求項１】各々が同一の２個の駆動電源に接続される
第１及び第２のＣＭＯＳバッファ回路と、前記第１のＣ
ＭＯＳバッファ回路の出力端に接続される第１の負荷容
量と、前記第２のＣＭＯＳバッファ回路の出力端に接続
される第２の負荷容量と、前記２個の駆動電源の電圧変
動を共通モード化する共通モード化手段とを備え、前記
第２のＣＭＯＳバッファ回路は前記第１のＣＭＯＳバッ
ファ回路と逆位相で動作することを特徴とする半導体集
積回路装置。 - 【請求項２】前記第１のＣＭＯＳバッファ回路の入力信
号を反転し、この反転信号を前記第２のＣＭＯＳバッフ
ァ回路の入力信号とする際に、前記第１のＣＭＯＳバッ
ファ回路の前段に遅延素子を設けたことを特徴とする請
求項１記載の半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3297325A JPH05136358A (ja) | 1991-11-13 | 1991-11-13 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3297325A JPH05136358A (ja) | 1991-11-13 | 1991-11-13 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05136358A true JPH05136358A (ja) | 1993-06-01 |
Family
ID=17845052
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3297325A Pending JPH05136358A (ja) | 1991-11-13 | 1991-11-13 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05136358A (ja) |
-
1991
- 1991-11-13 JP JP3297325A patent/JPH05136358A/ja active Pending
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