JPH05136380A - 半導体集積回路装置 - Google Patents

半導体集積回路装置

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JPH05136380A
JPH05136380A JP29688991A JP29688991A JPH05136380A JP H05136380 A JPH05136380 A JP H05136380A JP 29688991 A JP29688991 A JP 29688991A JP 29688991 A JP29688991 A JP 29688991A JP H05136380 A JPH05136380 A JP H05136380A
Authority
JP
Japan
Prior art keywords
power supply
layer
supply wiring
wiring
basic cell
Prior art date
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Pending
Application number
JP29688991A
Other languages
English (en)
Inventor
Kenji Yamamoto
健次 山本
Yoshitaka Aoki
義孝 青木
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC IC Microcomputer Systems Co Ltd
Original Assignee
NEC IC Microcomputer Systems Co Ltd
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Filing date
Publication date
Application filed by NEC IC Microcomputer Systems Co Ltd filed Critical NEC IC Microcomputer Systems Co Ltd
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Abstract

(57)【要約】 【目的】基本セル内のトランジスタに電力を供給する第
１層の電源配線をファンクションブロックを構成する基
本セル領域上にのみ配線することにより配線効率を向上
させ、未配線を防ぐ。 【構成】ファンクションブロック１７を構成する基本セ
ル３のみの基本セル領域上に基本セル３内のトランジス
タに電力を供給する第１層の電源配線４を配置すること
により、半導体チップ全体の信号配線の配置可能な格子
数を増大させる。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は半導体集積回路装置に関
し、特にゲートアレイ方式の半導体集積回路装置に関す
る。
【０００２】
【従来の技術】従来のゲートアレイ方式の半導体集積回
路は、図２に示すように、半導体チップ１の中央に行列
状に配置して設けた基本セル３と、基本セル３の周囲に
設けた入出力バッファ２と、全ての基本セル３の領域上
に行方向（又は列方向）に設けて基本セル３内のトラン
ジスタに電力を供給する第１層の電源配線８と、第１層
の電源配線８に直交して設け、且つコンタクトホール６
を介して第１層の電源配線８に接続する第２層の電源配
線５とを有していた。
【０００３】
【発明が解決しようとする課題】この従来の半導体集積
回路装置では、全ての基本セル領域上に第１層の電源配
線を設けており、回路構成上基本セルをファンクション
ブロックとして使用しない基本セルについても第１層の
電源配線が配置されているため、自動配線法によりファ
ンクションブロックとファンクションブロックとを接続
する信号配線の配置可能な格子数が減り、配線効率が低
下し、未配線が発生するという問題点があった。
【０００４】
【課題を解決するための手段】本発明の半導体集積回路
装置は、半導体チップ上に行列状に配置して設けた基本
セルを有する半導体集積回路装置において、前記基本セ
ルの内のファンクションブロックを構成する基本セル領
域上にのみ設けて行方向（又は列方向）に配置した第１
層の電源配線と、前記第１層の電源配線と接続し且つ前
記第１層の電源配線と直交する列方向（又は行方向）に
配置した第２層の電源配線とを備えている。
【０００５】
【実施例】次に、本発明について図面を参照して説明す
る。
【０００６】図１は本発明の一実施例を示す半導体チッ
プのレイアウト図である。
【０００７】図１に示すように、半導体チップ１の中央
部に行列状に配置した基本セル３を設け、基本セル３の
外周に半導体チップ１の周縁に沿って入出力バッファ２
を設ける。次に、基本セル３により構成するファンクシ
ョンブロック（図中の太線で囲まれた領域）７の基本セ
ル領域上にのみ基本セル３内のトランジスタに電力を供
給する第１層の電源配線４を行方向（又は列方向）に配
置して設け、第１層の電源配線４に電力を供給する第２
層の電源配線５を基本セル３の境界線上に沿って第１層
の電源配線４と直交する列方向（又は行方向）に配置し
て設け、コンタクトホール６により第１層の電源配線４
と第２層の電源配線５とを接続する。
【０００８】
【発明の効果】以上説明したように本発明は、ファンク
ションブロックを構成する基本セルの基本セル領域上の
みに基本セル内のトランジスタに供給する第１層の電源
配線を配置することにより、半導体チップ全体の信号配
線の配置可能格子数は増大し配線効率が向上するという
効果を有する。
【０００９】特にゲートアレイ方式の設計の場合は、自
動配線による配線設計を行う為、ファンクションブロッ
クとファンクションブロック間を接続する信号配線の配
置が容易になり設計期間を短縮できるという効果を有す
る。
【図面の簡単な説明】
【図１】本発明の一実施例を示す半導体チップのレイア
ウト図。
【図２】従来の半導体集積回路装置の一例を示す半導体
チップのレイアウト図。
【符号の説明】
１ 半導体チップ ２ 入出力バッファ ３ 基本セル ４，８ 第１層の電源配線 ５ 第２層の電源配線 ６ コンタクトホール ７ ファンクションブロック

Claims (2)

    【特許請求の範囲】
  1. 【請求項１】 半導体チップ上に行列状に配置して設け
    た基本セルを有する半導体集積回路装置において、前記
    基本セルの内のファンクションブロックを構成する基本
    セル領域上にのみ設けて行方向（又は列方向）に配置し
    た第１層の電源配線と、前記第１層の電源配線と接続し
    且つ前記第１層の電源配線と直交する列方向（又は行方
    向）に配置した第２層の電源配線とを備えたことを特徴
    とする半導体集積回路装置。
  2. 【請求項２】 第２層の電源配線が基本セルの境界線上
    に沿って配置された請求項１記載の半導体集積回路装
    置。
JP29688991A 1991-11-13 1991-11-13 半導体集積回路装置 Pending JPH05136380A (ja)

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Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS59163837A (ja) * 1983-03-09 1984-09-14 Toshiba Corp 半導体集積回路
JPS59232442A (ja) * 1983-06-16 1984-12-27 Toshiba Corp 半導体集積回路
JPH0332043A (ja) * 1989-06-28 1991-02-12 Nec Corp 集積回路装置

Patent Citations (3)

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Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 19980113