JPH0514282B2 - - Google Patents
Info
- Publication number
- JPH0514282B2 JPH0514282B2 JP56139338A JP13933881A JPH0514282B2 JP H0514282 B2 JPH0514282 B2 JP H0514282B2 JP 56139338 A JP56139338 A JP 56139338A JP 13933881 A JP13933881 A JP 13933881A JP H0514282 B2 JPH0514282 B2 JP H0514282B2
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- latch
- pulse
- result
- motor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
- G11B15/00—Driving, starting or stopping record carriers of filamentary or web form; Driving both such record carriers and heads; Guiding such record carriers or containers therefor; Control thereof; Control of operating function
- G11B15/02—Control of operating function, e.g. switching from recording to reproducing
- G11B15/026—Control of operating function, e.g. switching from recording to reproducing by using processor, e.g. microcomputer
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Feedback Control In General (AREA)
- Control Of Electric Motors In General (AREA)
Description
【発明の詳細な説明】
この発明はビデオテープレコーダ（以下VTR
と称する）のキヤプスタンモータとか回転ヘツド
デイスクモータを制御するデジタルサーボ装置に
関し、特に回路構成を簡略化できるようにしたも
のである。
と称する）のキヤプスタンモータとか回転ヘツド
デイスクモータを制御するデジタルサーボ装置に
関し、特に回路構成を簡略化できるようにしたも
のである。
従来、ヘリカルスキヤン方式のVTRにおいて
は、キヤプスタンモータに対する自動周波数制御
AFC回路、自動位相制御APC回路が設けられ、
また回転ヘツドデイスクモータに対してもAFC
回路、APC回路が設けられたものがある。この
種デジタルサーボ装置は、本件出願人がすでに出
願した特願昭52−113864号にも記載されている。
は、キヤプスタンモータに対する自動周波数制御
AFC回路、自動位相制御APC回路が設けられ、
また回転ヘツドデイスクモータに対してもAFC
回路、APC回路が設けられたものがある。この
種デジタルサーボ装置は、本件出願人がすでに出
願した特願昭52−113864号にも記載されている。
第１図は回転ヘツドモータのAFCのための位
相比較と操作量を得る例である。第１図において
１２は巡回カウンタであり、入力端子１１に加え
られるクロツクパルスをカウントする。また１
３，１４は第１、第２のラツチ回路であり、入力
端子１５を介してラツチパルスが加えられる。ラ
ツチ回路１３は巡回カウンタ１２のカウント値を
ラツチすることができ、またラツチ回路１４は、
ラツチ回路１３の内容をラツチすることができ
る。したがつて、第１、第２のラツチ回路１３，
１４は、今回のラツチタイミングのカウント値
と、前回のラツチタイミングのカウント値を保持
することができる。ラツチ回路１３の出力内容を
Ａ＝a0，a1……aoラツチ回路１４の出力内容をＢ
＝b0，b1……boとすると、これらは、第２図に示
す、第１の減算器１６に入力されＡ−Ｂの引算が
なされる。この引算結果は、今回のラツチパルス
と前回のラツチパルスの時間差をあらわすことに
なる。入力端子１５には、たとえば回転ヘツドモ
ータの回転を検知する回転検出回路から導出され
た回転検出パルス（タツクパルス）が加えられ
る。このタツクパルスが一定の周期、つまり回転
ヘツドデイスクの回転が安定しておれば、前記時
間差をあらわすデータも一定である。第１の減算
器１６の出力データは、さらに第２の減算器１７
に入力される。この第２のこの減算器１７は、タ
ツクパルスの周期が目標値に一致したとき、操作
量をどれだけにするかを決めるために、先の結果
からさらに一定の定数Ｋ＝K0，K1…Koを減じ
る。ここで、第２の減算器１７からの出力データ
をＤ＝d0，d1……doとすると、このデータの下位
ビツト（d0〜dn）がラツチ回路１８にラツチさ
れ、上位ビツト（dn＋1，dn＋2……do）は条件判
別回路１９に入力される。このラツチ回路１８と
条件判別回路１９とによつて、ラツチ回路１８か
ら出力される操作量Ｅ＝e0，e1……enは次の条件
で出力される。
相比較と操作量を得る例である。第１図において
１２は巡回カウンタであり、入力端子１１に加え
られるクロツクパルスをカウントする。また１
３，１４は第１、第２のラツチ回路であり、入力
端子１５を介してラツチパルスが加えられる。ラ
ツチ回路１３は巡回カウンタ１２のカウント値を
ラツチすることができ、またラツチ回路１４は、
ラツチ回路１３の内容をラツチすることができ
る。したがつて、第１、第２のラツチ回路１３，
１４は、今回のラツチタイミングのカウント値
と、前回のラツチタイミングのカウント値を保持
することができる。ラツチ回路１３の出力内容を
Ａ＝a0，a1……aoラツチ回路１４の出力内容をＢ
＝b0，b1……boとすると、これらは、第２図に示
す、第１の減算器１６に入力されＡ−Ｂの引算が
なされる。この引算結果は、今回のラツチパルス
と前回のラツチパルスの時間差をあらわすことに
なる。入力端子１５には、たとえば回転ヘツドモ
ータの回転を検知する回転検出回路から導出され
た回転検出パルス（タツクパルス）が加えられ
る。このタツクパルスが一定の周期、つまり回転
ヘツドデイスクの回転が安定しておれば、前記時
間差をあらわすデータも一定である。第１の減算
器１６の出力データは、さらに第２の減算器１７
に入力される。この第２のこの減算器１７は、タ
ツクパルスの周期が目標値に一致したとき、操作
量をどれだけにするかを決めるために、先の結果
からさらに一定の定数Ｋ＝K0，K1…Koを減じ
る。ここで、第２の減算器１７からの出力データ
をＤ＝d0，d1……doとすると、このデータの下位
ビツト（d0〜dn）がラツチ回路１８にラツチさ
れ、上位ビツト（dn＋1，dn＋2……do）は条件判
別回路１９に入力される。このラツチ回路１８と
条件判別回路１９とによつて、ラツチ回路１８か
ら出力される操作量Ｅ＝e0，e1……enは次の条件
で出力される。
Ｅ＝Ｄ IF（０Ｄ＜2m）
＝０ IF（ Ｄ＜０ ）
＝2m−１ IF（2mＤ ）
ここでＤ＝Ａ−Ｂ−Ｋ（mod 2n）（ｎ＞ｍ）で
ある。そして、Ｋは（Ａ−Ｂ）の測定値が、目標
値であつた場合、操作量Ｅを決める定数で、通
常、操作量の上限値（2m−１）の中央部（ここ
では2m-1）に決めている。
ある。そして、Ｋは（Ａ−Ｂ）の測定値が、目標
値であつた場合、操作量Ｅを決める定数で、通
常、操作量の上限値（2m−１）の中央部（ここ
では2m-1）に決めている。
次に上記の演算においては減算器１７の出力Ｄ
は、条件判別回路１９によつて定数（上記例では
2n）と大小比較され、この定数に対する正、負
の判定を行つている。
は、条件判別回路１９によつて定数（上記例では
2n）と大小比較され、この定数に対する正、負
の判定を行つている。
つまり、
dn＋1，dn＋2，……do-1の何れか１ビツトでも
「１」であれば、e0，e1，……enはオール「１」
となる。また、dn+1，dn+2，……do-1がすべて
「０」であれば、e0，e1，……enはそれぞれd0，
d1，…dnとなる。さらにdo＝１のときは、e0，e1
……enはオール「０」となる。
「１」であれば、e0，e1，……enはオール「１」
となる。また、dn+1，dn+2，……do-1がすべて
「０」であれば、e0，e1，……enはそれぞれd0，
d1，…dnとなる。さらにdo＝１のときは、e0，e1
……enはオール「０」となる。
上記のように回転ヘツドデイスクモータの
AFC回路は、タツクパルスの周期を測定してモ
ータのAFC操作量を得ている。このような回路
を基本的原理としてVTRの回転ヘツドデイスク
モータのAFC，APC回路、キヤプスタンモータ
のAFC，APC回路を構成すると、第３図に示す
ようなシステムとなる。第３図において、２１は
キヤプスタンモータに対するサーボ回路、２２は
回転ヘツドデイスクモータに対するサーボ回路で
ある。各サーボ回路２１，２２には、第１図、第
２図で説明したような回路構成を基本にして
AFC回路、APC回路が設けられる。サーボ回路
２１において、ラツチ回路２３，２４及び演算回
路２５は、AFC回路を構成する。したがつて、
ラツチ回路２３，２４のラツチパルスとしては、
キヤプスタンモータの周期をあらわす回転検出パ
ルスが加えられる。また、サーボ回路２１におい
て、ラツチ回路２６，２７及び演算回路２８は、
APC回路を構成する。したがつて、ラツチ回路
２６，２７のラツチパルスとしては、キヤプスタ
ンモータの回転検出パルスと、基準発振器等から
の基準クロツクが加えられる。したがつて、演算
回路２５からはAFC操作量、演算回路２８から
はAPC操作量が得られる。サーボ回路２２にお
いては、ラツチ回路２９，３０及び演算回路３１
がAFC回路、ラツチ回路３２，３３及び演算回
路３４がAPC回路を形成する。なお巡回カウン
タ１２の出力は、各サーボ回路に共用されてい
る。ラツチ回路２９，３０のラツチパルスとして
は、回転ヘツドモータの周期をあらわす回転検出
パルスが加えられる。ラツチ回路３２，３３に
は、回転ヘツドモータの回転検出パルスと、基準
信号（記録時は垂直同期パルス、再生時は基準発
振器出力）が加えられる。これによつて、演算回
路３１からは、AFC操作量、演算回路３４から
はAPC操作量が得られる。
AFC回路は、タツクパルスの周期を測定してモ
ータのAFC操作量を得ている。このような回路
を基本的原理としてVTRの回転ヘツドデイスク
モータのAFC，APC回路、キヤプスタンモータ
のAFC，APC回路を構成すると、第３図に示す
ようなシステムとなる。第３図において、２１は
キヤプスタンモータに対するサーボ回路、２２は
回転ヘツドデイスクモータに対するサーボ回路で
ある。各サーボ回路２１，２２には、第１図、第
２図で説明したような回路構成を基本にして
AFC回路、APC回路が設けられる。サーボ回路
２１において、ラツチ回路２３，２４及び演算回
路２５は、AFC回路を構成する。したがつて、
ラツチ回路２３，２４のラツチパルスとしては、
キヤプスタンモータの周期をあらわす回転検出パ
ルスが加えられる。また、サーボ回路２１におい
て、ラツチ回路２６，２７及び演算回路２８は、
APC回路を構成する。したがつて、ラツチ回路
２６，２７のラツチパルスとしては、キヤプスタ
ンモータの回転検出パルスと、基準発振器等から
の基準クロツクが加えられる。したがつて、演算
回路２５からはAFC操作量、演算回路２８から
はAPC操作量が得られる。サーボ回路２２にお
いては、ラツチ回路２９，３０及び演算回路３１
がAFC回路、ラツチ回路３２，３３及び演算回
路３４がAPC回路を形成する。なお巡回カウン
タ１２の出力は、各サーボ回路に共用されてい
る。ラツチ回路２９，３０のラツチパルスとして
は、回転ヘツドモータの周期をあらわす回転検出
パルスが加えられる。ラツチ回路３２，３３に
は、回転ヘツドモータの回転検出パルスと、基準
信号（記録時は垂直同期パルス、再生時は基準発
振器出力）が加えられる。これによつて、演算回
路３１からは、AFC操作量、演算回路３４から
はAPC操作量が得られる。
上記のシステムにおいて演算回路２５，２８，
３１，３４はそれぞれ、第２図で説明したような
減算処理手段を構成している。このように上記の
システムでは、AFC，APC回路の個々のループ
に演算回路を設けるので回路が複雑化する傾向に
ある。
３１，３４はそれぞれ、第２図で説明したような
減算処理手段を構成している。このように上記の
システムでは、AFC，APC回路の個々のループ
に演算回路を設けるので回路が複雑化する傾向に
ある。
この発明は上記の事情に対処すべくなされたも
ので、複数の制御ループ（AFC，APCループ）
の演算回路を共通の演算回路で代用し得、回路構
成を簡単化し得、またその処理段階において出力
するキヤリーフラツグ、オール零ビツトフラツグ
を利用して条件判断処理をも得るデジタルサーボ
装置を提供することを目的とする。
ので、複数の制御ループ（AFC，APCループ）
の演算回路を共通の演算回路で代用し得、回路構
成を簡単化し得、またその処理段階において出力
するキヤリーフラツグ、オール零ビツトフラツグ
を利用して条件判断処理をも得るデジタルサーボ
装置を提供することを目的とする。
以下この発明の実施例を図面を参照して説明す
る。
る。
第４図はこの発明を用いたVTRのサーボシス
テムであり、回転ヘツドデイスクモータに対する
デイスクAFC信号PA、デイスクAPC信号PB、
さらには、キヤプスタンモータに対するキヤプス
タンAFC信号PC、キヤプスタAPC信号PDを導
出することができる。上記のシステムのブロツク
構成を一点鎖線で囲み説明するに、５０Ａは回転
ヘツドデイスクモータに対するAFC信号PAを得
るためにタツクパルスの回転周期のサンプリング
と、パルス幅変調を行う部分である。５０Ｂは回
転ヘツドデイスクモータに対するAPC信号PBを
得るために、デイスクモータの回転検出パルスと
基準信号（垂直同期信号とか基準発振器出力）と
をサンプリングする部分と、パルス幅変調を行う
部分である。さらに５０Ｃは、キヤプスタンモー
タに対するAFC信号PCを得るために、キヤプス
タンモータの回転周期のサンプリングと、パルス
幅変調を行う部分である。同様に５０Ｄは、キヤ
プスタンモータに対するAPC信号PDを得るのに
キヤプスタンモータの回転検出パルスと基準発振
器出力あるいはコントロールパルスと基準発振器
出力とを位相比較するためにサンプリングする部
分と、パルス幅変調を行う部分である。
テムであり、回転ヘツドデイスクモータに対する
デイスクAFC信号PA、デイスクAPC信号PB、
さらには、キヤプスタンモータに対するキヤプス
タンAFC信号PC、キヤプスタAPC信号PDを導
出することができる。上記のシステムのブロツク
構成を一点鎖線で囲み説明するに、５０Ａは回転
ヘツドデイスクモータに対するAFC信号PAを得
るためにタツクパルスの回転周期のサンプリング
と、パルス幅変調を行う部分である。５０Ｂは回
転ヘツドデイスクモータに対するAPC信号PBを
得るために、デイスクモータの回転検出パルスと
基準信号（垂直同期信号とか基準発振器出力）と
をサンプリングする部分と、パルス幅変調を行う
部分である。さらに５０Ｃは、キヤプスタンモー
タに対するAFC信号PCを得るために、キヤプス
タンモータの回転周期のサンプリングと、パルス
幅変調を行う部分である。同様に５０Ｄは、キヤ
プスタンモータに対するAPC信号PDを得るのに
キヤプスタンモータの回転検出パルスと基準発振
器出力あるいはコントロールパルスと基準発振器
出力とを位相比較するためにサンプリングする部
分と、パルス幅変調を行う部分である。
各ブロツク５０Ａ，５０Ｂ，５０Ｃ，５０Ｄは
略同様な構成であり、各目的に応じたサンプリン
グパルスが加えられ、また目的に応じた周期のパ
ルス幅変調が行なわれる。
略同様な構成であり、各目的に応じたサンプリン
グパルスが加えられ、また目的に応じた周期のパ
ルス幅変調が行なわれる。
ブロツク５０Ａには、入力端子５１にデイスク
タツクパルスが加えられる。またブロツク５０Ｂ
においては、入力端子５２，５３に比較対称とな
るパルス、例えば回転ヘツド切換え用のスイツチ
ングパルスと垂直同期パルス（記録時）又は基準
発振器出力（再生時）が加えられる。ブロツク５
０Ｃにおいては、入力端子５４にキヤプスタンタ
ツクパルスが加えられる。またブロツク５０Ｄに
おいては入力端子５５，５６にキヤプスタンモー
タの回転検出パルスと基準クロツク（記録時）又
は基準クロツクとコントロールパルス（再生時）
が加えられる。上記の各ブロツクにおけるラツチ
回路には、巡回カウンタ５７のカウント出力が共
通に加えられている。即ち、各ブロツク５０Ａ，
５０Ｂ，５０Ｃ，５０Ｄはそれぞれ第１、第２の
ラツチ回路を有する。ブロツク５０Ａにはラツチ
回路１Ａ，２Ａ、ブロツク５０Ｂにはラツチ回路
１Ｂ，２Ｂ、ブロツク５０Ｃにはラツチ回路１
Ｃ，２Ｃ、ブロツク５０Ｄにはラツチ回路１Ｄ，
２Ｄが設けられている。各ラツチ回路１Ａ，２
Ａ，１Ｂ，２Ｂ，１Ｃ，２Ｃ，１Ｄ，２Ｄのラツ
チ出力はそれぞれバツフア回路３Ａ，４Ａ，３
Ｂ，４Ｂ，３Ｃ，４Ｃ，３Ｄ，４Ｄを介してデー
タバスライン５８に導出することができる。
タツクパルスが加えられる。またブロツク５０Ｂ
においては、入力端子５２，５３に比較対称とな
るパルス、例えば回転ヘツド切換え用のスイツチ
ングパルスと垂直同期パルス（記録時）又は基準
発振器出力（再生時）が加えられる。ブロツク５
０Ｃにおいては、入力端子５４にキヤプスタンタ
ツクパルスが加えられる。またブロツク５０Ｄに
おいては入力端子５５，５６にキヤプスタンモー
タの回転検出パルスと基準クロツク（記録時）又
は基準クロツクとコントロールパルス（再生時）
が加えられる。上記の各ブロツクにおけるラツチ
回路には、巡回カウンタ５７のカウント出力が共
通に加えられている。即ち、各ブロツク５０Ａ，
５０Ｂ，５０Ｃ，５０Ｄはそれぞれ第１、第２の
ラツチ回路を有する。ブロツク５０Ａにはラツチ
回路１Ａ，２Ａ、ブロツク５０Ｂにはラツチ回路
１Ｂ，２Ｂ、ブロツク５０Ｃにはラツチ回路１
Ｃ，２Ｃ、ブロツク５０Ｄにはラツチ回路１Ｄ，
２Ｄが設けられている。各ラツチ回路１Ａ，２
Ａ，１Ｂ，２Ｂ，１Ｃ，２Ｃ，１Ｄ，２Ｄのラツ
チ出力はそれぞれバツフア回路３Ａ，４Ａ，３
Ｂ，４Ｂ，３Ｃ，４Ｃ，３Ｄ，４Ｄを介してデー
タバスライン５８に導出することができる。
各ブロツクは同様な動作を得るので、回転ヘツ
ドデイスクモータのAFC信号を得る部分を説明
する。ラツチ回路１Ａ，１Ｂは、第１図で説明し
た回路と同様に巡回カウンタ５７のカウント出力
をラツチすることができる。このブロツク内のデ
ータの演算処理動作は、プログラムを内蔵したシ
ステム制御回路５０Ｆからのタイミングパルスに
よつて選択される。このブロツク５０Ａに対する
演算処理が指定されると、ラツチ回路１Ａ，２Ａ
にラツチされているデータを用いて、演算処理部
５０Ｅの演算が行なわれ、その結果は、ブロツク
５０Ａ内のレジスタ５Ａにセツトされる。演算処
理は次のように行なわれる。ラツチ回路２Ａの内
容は、バツフア回路４Ａを介してアキユームレー
タレジスタ６１に移される。次にラツチ回路１Ａ
の内容がバツフア回路３Ａを介して導出され、ア
キユームレータ６２に移される。そしてアキユー
ムレータ６２とアキユームレータレジスタ６１の
ループで減算処理が行なわれ、その結果（第１の
結果）がアキユームレータレジスタ６１に保持さ
れる。次に、リードオンリーメモリ５０Ｇから、
定数Ｋが、データバスライン５８を介して導出さ
れ、先の演算結果と定数Ｋとの差（第２の結果）
がとられる。次に、第２の結果が操作量の範囲で
あるかどうかをみるために、第２の結果と「1o，
1o-1，……1n，0n-1，0n-2……０」の論理積がと
られる。つまり、条件判別がなされる。第２の結
果は、バツフア回路６３を介して、ブロツク５０
Ａ内のレジスタ５Ａに移される。一方、第２の結
果を演算したときのコンデイシヨンコードは、ゴ
ンデイシヨンコードレジスタ６４に保持されてい
る。
ドデイスクモータのAFC信号を得る部分を説明
する。ラツチ回路１Ａ，１Ｂは、第１図で説明し
た回路と同様に巡回カウンタ５７のカウント出力
をラツチすることができる。このブロツク内のデ
ータの演算処理動作は、プログラムを内蔵したシ
ステム制御回路５０Ｆからのタイミングパルスに
よつて選択される。このブロツク５０Ａに対する
演算処理が指定されると、ラツチ回路１Ａ，２Ａ
にラツチされているデータを用いて、演算処理部
５０Ｅの演算が行なわれ、その結果は、ブロツク
５０Ａ内のレジスタ５Ａにセツトされる。演算処
理は次のように行なわれる。ラツチ回路２Ａの内
容は、バツフア回路４Ａを介してアキユームレー
タレジスタ６１に移される。次にラツチ回路１Ａ
の内容がバツフア回路３Ａを介して導出され、ア
キユームレータ６２に移される。そしてアキユー
ムレータ６２とアキユームレータレジスタ６１の
ループで減算処理が行なわれ、その結果（第１の
結果）がアキユームレータレジスタ６１に保持さ
れる。次に、リードオンリーメモリ５０Ｇから、
定数Ｋが、データバスライン５８を介して導出さ
れ、先の演算結果と定数Ｋとの差（第２の結果）
がとられる。次に、第２の結果が操作量の範囲で
あるかどうかをみるために、第２の結果と「1o，
1o-1，……1n，0n-1，0n-2……０」の論理積がと
られる。つまり、条件判別がなされる。第２の結
果は、バツフア回路６３を介して、ブロツク５０
Ａ内のレジスタ５Ａに移される。一方、第２の結
果を演算したときのコンデイシヨンコードは、ゴ
ンデイシヨンコードレジスタ６４に保持されてい
る。
コンデイシヨンコードＣは、キヤリーフラツグ
であり、加算、減算でキヤリーがあれば「１」、
なければ「０」、Ｎは結果が正であれば、「０」、
負であれば「１」、Ｚは全てのビツトが「０」で
あれば「１」、そうでなければ「０」となる。ま
たＮ，Ｚが両方とも「１」となることはない。
であり、加算、減算でキヤリーがあれば「１」、
なければ「０」、Ｎは結果が正であれば、「０」、
負であれば「１」、Ｚは全てのビツトが「０」で
あれば「１」、そうでなければ「０」となる。ま
たＮ，Ｚが両方とも「１」となることはない。
第２の結果がブロツク５０Ａのレジスタ５Ａに
保持されると、これは、コンパレータ６Ａにおい
て巡回カウンタ５７のカウント出力と比較され
る。比較データが一致すると、一致パルスがこの
コンパレータ６Ａから得られ、フリツプフロツプ
回路７Ａのリセツト端子に供給される。このフリ
ツプフロツプ回路７Ａは巡回カウンタ５７のｍ＋
１ビツト目の周期をもつCnパルスの負のエツヂ
（カウンタのCn〜Cp出力が“０”と等価）で、セ
ツトされている。したがつて、フリツプフロツプ
回路７Ａからは、先の演算結果に比例したパルス
幅の信号がCn+1の周期で繰り返えすパルス幅変
調波が出力される。通常は、このパルス幅変調波
がナンド回路８Ａ，９Ａを通してAFC信号APと
して導出され、アナログ変換されモータドライブ
回路に加えられる。
保持されると、これは、コンパレータ６Ａにおい
て巡回カウンタ５７のカウント出力と比較され
る。比較データが一致すると、一致パルスがこの
コンパレータ６Ａから得られ、フリツプフロツプ
回路７Ａのリセツト端子に供給される。このフリ
ツプフロツプ回路７Ａは巡回カウンタ５７のｍ＋
１ビツト目の周期をもつCnパルスの負のエツヂ
（カウンタのCn〜Cp出力が“０”と等価）で、セ
ツトされている。したがつて、フリツプフロツプ
回路７Ａからは、先の演算結果に比例したパルス
幅の信号がCn+1の周期で繰り返えすパルス幅変
調波が出力される。通常は、このパルス幅変調波
がナンド回路８Ａ，９Ａを通してAFC信号APと
して導出され、アナログ変換されモータドライブ
回路に加えられる。
この場合、本回路においては、コンデイシヨン
コードを利用して条件判別を行つている。つま
り、キヤリーフラツグＣとゼロフラツクＺは、そ
れぞれノア回路６５の第１、第２入力端子及びア
ンド回路６６の第１、第２入力端子に加えられ
る。ノア回路６５とアンド回路６６の出力はオア
回路６７の第１、第２入力端子に加えられる。そ
してオア回路６７とアンド回路６６の出力は、レ
ジスタ５Ａを介して、それぞれナンド回路９Ａ，
８Ａの各一方の入力端子に加えられる。
コードを利用して条件判別を行つている。つま
り、キヤリーフラツグＣとゼロフラツクＺは、そ
れぞれノア回路６５の第１、第２入力端子及びア
ンド回路６６の第１、第２入力端子に加えられ
る。ノア回路６５とアンド回路６６の出力はオア
回路６７の第１、第２入力端子に加えられる。そ
してオア回路６７とアンド回路６６の出力は、レ
ジスタ５Ａを介して、それぞれナンド回路９Ａ，
８Ａの各一方の入力端子に加えられる。
今、具体的な数値例を揚げて演算処理について
説明する。クロツク周波数CK＝1964115Hz、巡回
カウンタ５７のビツト数を16（ｎ＝15）ビツト、
回転ヘツドデイスクモータの回転数（目標）を
29.97rpsとし、１回転に２個のタツクパルスを出
力するものとする。そして操作量の範囲を2047
（＝211−１，ｍ＝10）、操作量の中央値を1024と
する。
説明する。クロツク周波数CK＝1964115Hz、巡回
カウンタ５７のビツト数を16（ｎ＝15）ビツト、
回転ヘツドデイスクモータの回転数（目標）を
29.97rpsとし、１回転に２個のタツクパルスを出
力するものとする。そして操作量の範囲を2047
（＝211−１，ｍ＝10）、操作量の中央値を1024と
する。
カウンタ５７の一巡周波数は、
CK÷216＝29.970Hz、59.94Hzのタツクパルスの
カウント数は32768（215）で、定数Ｋ＝32768−
1024＝31744となる。また条件判別のための定数
は「115，114，……111，010，……00」（＝
X′F800′）である。
カウント数は32768（215）で、定数Ｋ＝32768−
1024＝31744となる。また条件判別のための定数
は「115，114，……111，010，……00」（＝
X′F800′）である。
今、ヘツドデイスクモータの回転数が25Hz（タ
ツク周期20msec）であつたとすると、Ａ−Ｂ＝
29282，Ａ−Ｂ−Ｋ＝7538となる。7538＝4096＋
2048＋1024＋256＋64＋32＋16＋２＝「0001，
1101，01，0010」 であるので、定数X′F800′とアンドをとると 「0001100000000000」 となり、Ｃ，Ｎ，ＺのフラツグはＣ＝１，Ｎ＝
０，Ｚ＝０となり、出力レジスタ５Ａには 「00＊＊＊10101110010」 が保持され、AEC信号出力は「１」となり制御
電圧は電源電圧まで上がる。
ツク周期20msec）であつたとすると、Ａ−Ｂ＝
29282，Ａ−Ｂ−Ｋ＝7538となる。7538＝4096＋
2048＋1024＋256＋64＋32＋16＋２＝「0001，
1101，01，0010」 であるので、定数X′F800′とアンドをとると 「0001100000000000」 となり、Ｃ，Ｎ，ＺのフラツグはＣ＝１，Ｎ＝
０，Ｚ＝０となり、出力レジスタ５Ａには 「00＊＊＊10101110010」 が保持され、AEC信号出力は「１」となり制御
電圧は電源電圧まで上がる。
次にモータの回転数が36Hzであつたとする。こ
の場合は、タツクパルス周期は、13.88msec、Ａ
−Ｂ−Ｋ＝−4464（≡61072，mod216）、 61072＝「1110111010010000」 となる。61072とX′F800′とのアンドをとると、 「1110100000000000」 となり、CNZのフラツグはＣ＝０，Ｎ＝１，Ｚ
＝０となり、出力レジスタ５Ａには 「10＊＊＊11010010000」 が出力され、AFC信号出力は「０」となり電圧
は0Vとなる（出力レジスタの下10桁は10進で
1680であり、−4464≡1680（mod211）である）。
の場合は、タツクパルス周期は、13.88msec、Ａ
−Ｂ−Ｋ＝−4464（≡61072，mod216）、 61072＝「1110111010010000」 となる。61072とX′F800′とのアンドをとると、 「1110100000000000」 となり、CNZのフラツグはＣ＝０，Ｎ＝１，Ｚ
＝０となり、出力レジスタ５Ａには 「10＊＊＊11010010000」 が出力され、AFC信号出力は「０」となり電圧
は0Vとなる（出力レジスタの下10桁は10進で
1680であり、−4464≡1680（mod211）である）。
同様にモータ回転が30.5Hzでタツクパルス周期
が16.39msecであつたとすれば、 Ａ−Ｂ−Ｋ＝448で、同様にX′F800′とアンドを
とると、Ｃ＝１，Ｎ＝０，Ｚ＝１となり、レジス
タ５Ａには 「11＊＊＊00111000000」 が出力され、AFC信号は488の数値に比例したパ
ルス幅変調波が得られる。この変調波の周波数は
CK÷211＝959Hzであり、これをループフイルタ
に通すと直流成分が得られ、これがモータのドラ
イブ回路に制御電圧として加えられる。
が16.39msecであつたとすれば、 Ａ−Ｂ−Ｋ＝448で、同様にX′F800′とアンドを
とると、Ｃ＝１，Ｎ＝０，Ｚ＝１となり、レジス
タ５Ａには 「11＊＊＊00111000000」 が出力され、AFC信号は488の数値に比例したパ
ルス幅変調波が得られる。この変調波の周波数は
CK÷211＝959Hzであり、これをループフイルタ
に通すと直流成分が得られ、これがモータのドラ
イブ回路に制御電圧として加えられる。
さらに回路の正確な動作を得るために次のよう
な手段を設けられる。例えばモータの回転が10
Hz、タツクパルス周期50.0msecであつたとする。
この周期に対応するカウント値は本来98206であ
るが、カウンタ及びレジスタのビツト数は16ビツ
トであるので、Ａ−Ｂ＝32670，Ａ−Ｂ−Ｋ＝926
（mod216）で、さらにX′F800′とのアンドをとる
とＣ＝１，Ｎ＝０，Ｚ＝１となり、AFC信号は
926に対応したパルス幅変調波となつてしまう。
な手段を設けられる。例えばモータの回転が10
Hz、タツクパルス周期50.0msecであつたとする。
この周期に対応するカウント値は本来98206であ
るが、カウンタ及びレジスタのビツト数は16ビツ
トであるので、Ａ−Ｂ＝32670，Ａ−Ｂ−Ｋ＝926
（mod216）で、さらにX′F800′とのアンドをとる
とＣ＝１，Ｎ＝０，Ｚ＝１となり、AFC信号は
926に対応したパルス幅変調波となつてしまう。
この誤り動作を防止するために、第５図に示す
ように、さらにアンド回路６８を加え、タツクパ
ルス周波数がカウンタ５７の巡回周波数より大き
くならない限り、アド回路６８を非導通にするよ
うに設定すれば良い。タツクパルス周波数とカウ
ンタ５７の１巡周波数の比較は、周波数検出器６
９によつて行なわれる。周波数検出器６９には巡
回カウンタ５７のキヤリーと、タツクパルスが入
力される。この検出器は、タツクパルス周波数が
大きいときは、データ“１”をシフトするので、
アンド回路６８を導通状態とし、キヤリー周波数
（カウンタのサイクル周波数が大きいときはデー
タ〓０”をシフトするのでアンド回路６８を非導
通状態にする。このように上記のAFC信号の正
確性を向上することができる。
ように、さらにアンド回路６８を加え、タツクパ
ルス周波数がカウンタ５７の巡回周波数より大き
くならない限り、アド回路６８を非導通にするよ
うに設定すれば良い。タツクパルス周波数とカウ
ンタ５７の１巡周波数の比較は、周波数検出器６
９によつて行なわれる。周波数検出器６９には巡
回カウンタ５７のキヤリーと、タツクパルスが入
力される。この検出器は、タツクパルス周波数が
大きいときは、データ“１”をシフトするので、
アンド回路６８を導通状態とし、キヤリー周波数
（カウンタのサイクル周波数が大きいときはデー
タ〓０”をシフトするのでアンド回路６８を非導
通状態にする。このように上記のAFC信号の正
確性を向上することができる。
上述した説明は、ブロツク５０Ａに関連した
AFC動作についてであつたが、他のブロツクに
ついても、プログラムによつて時分割的に演算処
理がなされる。このため、演算処理部５０Ｅは１
ブロツクであつても、各種の目的の操作量を得る
ことができ、回路の簡略化ができる。またこの場
合演算処理部においては、フラツグを利用して条
件判別も行うので、回路の簡略化を一層効果的に
する。さらにまた、第５図に示した周波数検出器
とアンド回路を設けることによつて、条件判別の
正確さを向上できる。
AFC動作についてであつたが、他のブロツクに
ついても、プログラムによつて時分割的に演算処
理がなされる。このため、演算処理部５０Ｅは１
ブロツクであつても、各種の目的の操作量を得る
ことができ、回路の簡略化ができる。またこの場
合演算処理部においては、フラツグを利用して条
件判別も行うので、回路の簡略化を一層効果的に
する。さらにまた、第５図に示した周波数検出器
とアンド回路を設けることによつて、条件判別の
正確さを向上できる。
上述したようにこの発明は、回路構造を簡素化
し得、しかも条件判断処理を正確なものとし得る
デジタルサーボ方式を提供することができる。
し得、しかも条件判断処理を正確なものとし得る
デジタルサーボ方式を提供することができる。
第１図、第２図は従来のデジタルサーボ方式に
おけるサンプリング手段と演算及び条件判別手段
を示す回路図、第３図は従来のデジタルサーボシ
ステムの構成図、第４図はこの発明の一実施例を
示すシステム構成図、第５図はこの発明の要部を
示す回路構成図である。 １Ａ，２Ａ……第１、第２のラツチ回路、５Ａ
……レジスタ、６Ａ……コンパレータ、７Ａ……
フリツプフロツプ回路、８Ａ，９Ａ……ナンド回
路、６１……アキユームレータレジスタ、６２…
…アキユームレータ、６４……コンデイシヨンコ
ードレジスタ、６５……ノア回路、６６……アン
ド回路、６７……オア回路、６８……アンド回
路、６９……周波数検出器。
おけるサンプリング手段と演算及び条件判別手段
を示す回路図、第３図は従来のデジタルサーボシ
ステムの構成図、第４図はこの発明の一実施例を
示すシステム構成図、第５図はこの発明の要部を
示す回路構成図である。 １Ａ，２Ａ……第１、第２のラツチ回路、５Ａ
……レジスタ、６Ａ……コンパレータ、７Ａ……
フリツプフロツプ回路、８Ａ，９Ａ……ナンド回
路、６１……アキユームレータレジスタ、６２…
…アキユームレータ、６４……コンデイシヨンコ
ードレジスタ、６５……ノア回路、６６……アン
ド回路、６７……オア回路、６８……アンド回
路、６９……周波数検出器。
Claims (1)
- 【特許請求の範囲】 １ 被制御体としてのモータと、 前記モータの回転によつて発生する第１のパル
ス列と基準パルスである第２のパルス列を得る手
段と、 クロツクパルスをカウントする巡回カウンタ
と、前記第１のパルス列のパルスを第１のラツチ
パルスとして前記巡回カウンタのカウンタ値を保
持する第１のラツチ回路と、 前記第１のラツチパルス列の前記パルスに続く
パルスあるいは前記第２のラツチパルス列を第２
のラツチパルスとして前記巡回カウンタのカウン
ト値を保持する第２のラツチ回路と、 前記第１、第２のラツチ回路の内容の差を演算
し第１の結果を得る第１の演算手段と、 前記第１の結果と予め定められた定数との差を
演算して第２の結果を得る第２の演算手段と、 前記第２の結果の数値に比例したパルス幅のパ
ルスを前記モータの回転制御信号として出力する
パルス幅変調手段とを具備したデジタルサーボ方
式において、 前記パルス幅変調手段の出力を導出することの
できる第１のナンド回路と、 この第１のナンド回路の出力を導出することの
できる第２のナンド回路と 前記第１と第２のナンド回路を制御する手段で
あり、前記第２の結果と条件判別のための一定数
との論理積をとつたときの、キヤリーアウトを示
すフラツグＣと全ビツト零を示すフラツグＺを保
持しており、第１と第２のナンド回路をＣ・Ｚの
条件で導通、Ｃ・Ｚ＋・の条件で非導通に制
御する手段と を具備したことを特徴とするデジタルサーボ方
式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56139338A JPS5840602A (ja) | 1981-09-04 | 1981-09-04 | デジタルサ−ボ方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56139338A JPS5840602A (ja) | 1981-09-04 | 1981-09-04 | デジタルサ−ボ方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5840602A JPS5840602A (ja) | 1983-03-09 |
| JPH0514282B2 true JPH0514282B2 (ja) | 1993-02-24 |
Family
ID=15242994
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56139338A Granted JPS5840602A (ja) | 1981-09-04 | 1981-09-04 | デジタルサ−ボ方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5840602A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2811687B2 (ja) * | 1988-10-19 | 1998-10-15 | 松下電器産業株式会社 | サーボ装置 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5447610A (en) * | 1977-09-21 | 1979-04-14 | Toshiba Corp | Digital servo apparatus |
| US4236213A (en) * | 1978-11-27 | 1980-11-25 | General Motors Corporation | Apparatus for producing pulse width modulated signals |
-
1981
- 1981-09-04 JP JP56139338A patent/JPS5840602A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5840602A (ja) | 1983-03-09 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4278924A (en) | Digital servo apparatus | |
| KR0135972B1 (ko) | 회전체의 회전 속도를 제어하는 디지탈 서보 시스템 | |
| KR870003486A (ko) | 디지탈 시간차 계측장치 | |
| KR920001360B1 (ko) | 디지탈서어보장치 | |
| JP3050876B2 (ja) | モータの回転位相制御装置 | |
| JPS5840602A (ja) | デジタルサ−ボ方式 | |
| JP2604205B2 (ja) | 位相サーポ装置 | |
| KR830000873B1 (ko) | 디지탈 서보장치 | |
| KR960013427B1 (ko) | 디지탈 서보 회로 | |
| JPS61246910A (ja) | トラツキング制御装置 | |
| JPS6352366A (ja) | 磁気記録再生装置 | |
| JP2854115B2 (ja) | 電子機器制御装置 | |
| JPH043225Y2 (ja) | ||
| JP2993679B2 (ja) | モータの回転位相制御装置 | |
| JPS63216113A (ja) | デジタルサ−ボ装置 | |
| JPH0557831B2 (ja) | ||
| JPS63179449A (ja) | 磁気記録再生装置 | |
| JP2639925B2 (ja) | 位相基準周期自動設定装置 | |
| JP2811687B2 (ja) | サーボ装置 | |
| JPH03229164A (ja) | 再生コントロール信号のデューティ比判別回路 | |
| JPS62247781A (ja) | 直流モ−タの速度制御方法 | |
| JPH0797914B2 (ja) | 速度位相サ−ボ装置 | |
| JPH0817593B2 (ja) | デジタルサーボ装置 | |
| JPS6236572B2 (ja) | ||
| JPH01276979A (ja) | 磁気記録再生装置 |