JPH05143285A - 演算装置 - Google Patents
演算装置Info
- Publication number
- JPH05143285A JPH05143285A JP3304412A JP30441291A JPH05143285A JP H05143285 A JPH05143285 A JP H05143285A JP 3304412 A JP3304412 A JP 3304412A JP 30441291 A JP30441291 A JP 30441291A JP H05143285 A JPH05143285 A JP H05143285A
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- JP
- Japan
- Prior art keywords
- register
- data
- bit
- designated
- circuit
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- Pending
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Abstract
(57)【要約】
【目的】 メモリ上の指定データの指定ビットのみを取
り出し、それをレジスタに順次格納する処理を簡略化す
る演算装置の提供を目的とする。 【構成】 メモリ回路１の指定番地の数値データの指定
ビットがキャリーレジスタ１２に入るようにシフトする
ビット数のレジスタ３へのセットならびにシフト、さら
にＡＬＵ１４でのレジスタ１３どうしのキャリー付き加
算を繰り返すだけで、メモリ回路１に格納されている複
数のデータについて、それぞれのデータの指定ビットの
みを取り出し、それをレジスタ１３に順次格納していく
構成を有する。
り出し、それをレジスタに順次格納する処理を簡略化す
る演算装置の提供を目的とする。 【構成】 メモリ回路１の指定番地の数値データの指定
ビットがキャリーレジスタ１２に入るようにシフトする
ビット数のレジスタ３へのセットならびにシフト、さら
にＡＬＵ１４でのレジスタ１３どうしのキャリー付き加
算を繰り返すだけで、メモリ回路１に格納されている複
数のデータについて、それぞれのデータの指定ビットの
みを取り出し、それをレジスタ１３に順次格納していく
構成を有する。
Description
【０００１】
【産業上の利用分野】本発明は主に情報通信における演
算処理装置等に使用する演算装置に関する。
算処理装置等に使用する演算装置に関する。
【０００２】
【従来の技術】一般に情報通信においてディジタルデー
タを伝送する場合に、特に無線では時間的に集中して連
続するビットに伝送誤りが発生する。したがって、その
誤りを分散させるためにデータを演算処理装置によって
ビット単位でバラバラに並べ換えてそれを伝送してい
る。これによって、誤りがそれぞれのデータに均等にな
れば、誤り訂正符号によって誤りを訂正することができ
る。
タを伝送する場合に、特に無線では時間的に集中して連
続するビットに伝送誤りが発生する。したがって、その
誤りを分散させるためにデータを演算処理装置によって
ビット単位でバラバラに並べ換えてそれを伝送してい
る。これによって、誤りがそれぞれのデータに均等にな
れば、誤り訂正符号によって誤りを訂正することができ
る。
【０００３】図２は従来の演算装置の構成を示すブロッ
ク図である。図２において、メモリ回路１は複数個の数
値データを記憶する。メモリ回路１が接続されるシフト
回路２は、データバスを通してメモリ回路１から出力さ
れる数値データについて、指定ビット数の右左シフトを
行なう。シフト回路２に接続されるレジスタ３はシフト
回路２の指定ビット数を保持している。演算ユニット
（以下ＡＬＵという）４はシフト回路２から出力された
データとレジスタ５または制御回路６から出力されたデ
ータとの算術，論理演算を行なう。レジスタ５はＡＬＵ
４の演算結果の数値データを格納する２個のレジスタ５
ａ，レジスタ５ｂから構成されている。制御回路６はメ
モリ回路１，レジスタ３およびＡＬＵ４を制御する。
ク図である。図２において、メモリ回路１は複数個の数
値データを記憶する。メモリ回路１が接続されるシフト
回路２は、データバスを通してメモリ回路１から出力さ
れる数値データについて、指定ビット数の右左シフトを
行なう。シフト回路２に接続されるレジスタ３はシフト
回路２の指定ビット数を保持している。演算ユニット
（以下ＡＬＵという）４はシフト回路２から出力された
データとレジスタ５または制御回路６から出力されたデ
ータとの算術，論理演算を行なう。レジスタ５はＡＬＵ
４の演算結果の数値データを格納する２個のレジスタ５
ａ，レジスタ５ｂから構成されている。制御回路６はメ
モリ回路１，レジスタ３およびＡＬＵ４を制御する。
【０００４】以下に上記装置の動作を説明する。メモリ
回路１に格納されている複数のデータについて、それぞ
れのデータの指定ビットのみを取り出し、それをレジス
タ５ｂの指定ビット位置に格納していく場合、まず、制
御回路６によってレジスタ５ｂにデータゼロがセットさ
れる。そして、メモリ回路１の指定番地の数値データの
指定ビットが、レジスタ５ｂの最下位ビットと同じ位置
になるようにシフトするビット数を制御回路６によって
レジスタ３にセットする。
回路１に格納されている複数のデータについて、それぞ
れのデータの指定ビットのみを取り出し、それをレジス
タ５ｂの指定ビット位置に格納していく場合、まず、制
御回路６によってレジスタ５ｂにデータゼロがセットさ
れる。そして、メモリ回路１の指定番地の数値データの
指定ビットが、レジスタ５ｂの最下位ビットと同じ位置
になるようにシフトするビット数を制御回路６によって
レジスタ３にセットする。
【０００５】次に、メモリ回路１の指定番地の数値デー
タがシフト回路２を通って指定ビット分シフトされたデ
ータと、制御回路６から出力される最下位ビットのみ１
でその他がゼロのデータがＡＬＵ４に入力される。そし
て、ＡＬＵ４は、これらの２個のデータの論理積を求め
てレジスタ５ａにセットする。さらに、制御回路６のレ
ジスタ３に対する制御によって、レジスタ５ｂのデータ
はシフト回路２に入力されて左に１ビットシフトされ、
再びレジスタ５ｂに格納される。さらに、ＡＬＵ４にレ
ジスタ５ａ，５ｂからの出力が入力され、ＡＬＵ４はこ
れらの２個のデータの論理和を求めてレジスタ５ｂにセ
ットする。
タがシフト回路２を通って指定ビット分シフトされたデ
ータと、制御回路６から出力される最下位ビットのみ１
でその他がゼロのデータがＡＬＵ４に入力される。そし
て、ＡＬＵ４は、これらの２個のデータの論理積を求め
てレジスタ５ａにセットする。さらに、制御回路６のレ
ジスタ３に対する制御によって、レジスタ５ｂのデータ
はシフト回路２に入力されて左に１ビットシフトされ、
再びレジスタ５ｂに格納される。さらに、ＡＬＵ４にレ
ジスタ５ａ，５ｂからの出力が入力され、ＡＬＵ４はこ
れらの２個のデータの論理和を求めてレジスタ５ｂにセ
ットする。
【０００６】以上のように、まず、レジスタ５ｂへゼロ
データをセットし、１個のビットごとに、レジスタ３に
シフトするビット数をセット（レジスタ５ｂに格納する
ビット位置に対応したシフト数のレジスタ３へのセッ
ト）し、ＡＬＵ４によって制御回路６出力とシフト回路
出力の論理積を求め、さらに、レジスタ３を介してシフ
ト回路２でレジスタ５ｂからのデータの左１ビットシフ
トを行ない、さらに、ＡＬＵ４によるレジスタ５ａ，５
ｂ出力の論理和を求めるという一連の制御回路６による
制御処理を繰り返すことによって、メモリ回路１に格納
されている複数のデータについてそれぞれのデータの指
定ビットのみを取り出し、それをレジスタ５ｂの指定ビ
ット位置に順次格納して行くことができる。
データをセットし、１個のビットごとに、レジスタ３に
シフトするビット数をセット（レジスタ５ｂに格納する
ビット位置に対応したシフト数のレジスタ３へのセッ
ト）し、ＡＬＵ４によって制御回路６出力とシフト回路
出力の論理積を求め、さらに、レジスタ３を介してシフ
ト回路２でレジスタ５ｂからのデータの左１ビットシフ
トを行ない、さらに、ＡＬＵ４によるレジスタ５ａ，５
ｂ出力の論理和を求めるという一連の制御回路６による
制御処理を繰り返すことによって、メモリ回路１に格納
されている複数のデータについてそれぞれのデータの指
定ビットのみを取り出し、それをレジスタ５ｂの指定ビ
ット位置に順次格納して行くことができる。
【０００７】
【発明が解決しようとする課題】しかしながら上記従来
の演算装置では、メモリ回路１に格納されている複数の
データの指定ビットのみをレジスタ５ｂに順次格納する
ような場合、特に、制御回路６のレジスタ３に対する制
御によって、レジスタ５ｂのデータはシフト回路２に入
力されて左に１ビットシフトされており、制御処理ステ
ップが多く制御処理に時間がかかっていた。また、プロ
セッサは１マシンサイクルに１回しかＡＬＵ４を動作さ
せないため、制御回路６によってＡＬＵ４を介して制御
回路６出力とシフト回路出力の論理積、さらに、ＡＬＵ
４によるレジスタ５ａ，５ｂ出力の論理和を求めている
ので、これら論理積や論理和を取るのに２マシンサイク
ルの時間を要していた。
の演算装置では、メモリ回路１に格納されている複数の
データの指定ビットのみをレジスタ５ｂに順次格納する
ような場合、特に、制御回路６のレジスタ３に対する制
御によって、レジスタ５ｂのデータはシフト回路２に入
力されて左に１ビットシフトされており、制御処理ステ
ップが多く制御処理に時間がかかっていた。また、プロ
セッサは１マシンサイクルに１回しかＡＬＵ４を動作さ
せないため、制御回路６によってＡＬＵ４を介して制御
回路６出力とシフト回路出力の論理積、さらに、ＡＬＵ
４によるレジスタ５ａ，５ｂ出力の論理和を求めている
ので、これら論理積や論理和を取るのに２マシンサイク
ルの時間を要していた。
【０００８】本発明は上記従来の問題を解決するもの
で、レジスタデータのシフト回路による１ビットシフト
の制御処理や、ＡＬＵによる論理積および論理和の制御
処理を簡略化することができる演算装置を提供すること
を目的とするものである。
で、レジスタデータのシフト回路による１ビットシフト
の制御処理や、ＡＬＵによる論理積および論理和の制御
処理を簡略化することができる演算装置を提供すること
を目的とするものである。
【０００９】
【課題を解決するための手段】上記目的を達成するため
に本発明の演算装置は、メモリからのデータに対して指
定ビット数の右左シフトを行なうシフト回路と、シフト
回路で左シフト時に最上位ビットからあふれた最後のビ
ットを格納するキャリーレジスタと、データを格納する
レジスタと、キャリーレジスタを対象とするキャリー付
き算術演算を行なってメモリ上の指定データの指定ビッ
トをレジスタに順次格納させる演算ユニットとを備えた
ものである。
に本発明の演算装置は、メモリからのデータに対して指
定ビット数の右左シフトを行なうシフト回路と、シフト
回路で左シフト時に最上位ビットからあふれた最後のビ
ットを格納するキャリーレジスタと、データを格納する
レジスタと、キャリーレジスタを対象とするキャリー付
き算術演算を行なってメモリ上の指定データの指定ビッ
トをレジスタに順次格納させる演算ユニットとを備えた
ものである。
【００１０】
【作用】従来はＡＬＵを介して論理積を求めておりこれ
に１マシンサイクルの時間を要していたが、本発明はこ
の論理積の制御処理と同じことをシフト回路で指定ビッ
トがキャリーレジスタに入るようにシフトすることによ
って行ない、また、ＡＬＵはレジスタのデータどうしの
加算によって１ビット左シフトを行なうが、その加算を
キャリーレジスタを含めた加算とすることによって、一
度の加算を求めるだけで、メモリ上の指定データの指定
ビットのみを取り出し、それをレジスタに順次格納する
ことができ、これを高速に行なうことができる。
に１マシンサイクルの時間を要していたが、本発明はこ
の論理積の制御処理と同じことをシフト回路で指定ビッ
トがキャリーレジスタに入るようにシフトすることによ
って行ない、また、ＡＬＵはレジスタのデータどうしの
加算によって１ビット左シフトを行なうが、その加算を
キャリーレジスタを含めた加算とすることによって、一
度の加算を求めるだけで、メモリ上の指定データの指定
ビットのみを取り出し、それをレジスタに順次格納する
ことができ、これを高速に行なうことができる。
【００１１】
【実施例】以下、本発明の一実施例について図面を参照
しながら説明する。なお、従来例と同一の作用効果を奏
するものには同一の符号を付してその説明を省略する。
しながら説明する。なお、従来例と同一の作用効果を奏
するものには同一の符号を付してその説明を省略する。
【００１２】図１は本発明の一実施例の演算装置を示す
ブロック図である。図１において、シフト回路１１はデ
ータバスを通してメモリ回路１から出力される数値デー
タについて、指定ビット数の右左シフトを行なう。キャ
リーレジスタ１２はシフト回路１１で左シフト時に最上
位ビットからあふれた最後のビットを格納する。レジス
タ１３はＡＬＵ１４の出力を保持する。ＡＬＵ１４はキ
ャリー付き演算が可能な算術，論理演算ユニットであ
る。マルチプレクサ１５はＡＬＵ１４の右側の入力をレ
ジスタ１３の出力かシフト回路１１の出力に切り換え
る。制御回路１６はメモリ回路１，レジスタ３，マルチ
プレクサ１５およびＡＬＵ１４に接続され、これらを制
御する。
ブロック図である。図１において、シフト回路１１はデ
ータバスを通してメモリ回路１から出力される数値デー
タについて、指定ビット数の右左シフトを行なう。キャ
リーレジスタ１２はシフト回路１１で左シフト時に最上
位ビットからあふれた最後のビットを格納する。レジス
タ１３はＡＬＵ１４の出力を保持する。ＡＬＵ１４はキ
ャリー付き演算が可能な算術，論理演算ユニットであ
る。マルチプレクサ１５はＡＬＵ１４の右側の入力をレ
ジスタ１３の出力かシフト回路１１の出力に切り換え
る。制御回路１６はメモリ回路１，レジスタ３，マルチ
プレクサ１５およびＡＬＵ１４に接続され、これらを制
御する。
【００１３】メモリ回路１に格納されている複数のデー
タについて、それぞれのデータの指定ビットのみを取り
出し、それをレジスタ１３に順次格納していく場合、制
御回路１６の制御によって、まず、レジスタ１３にデー
タゼロがセットされる。そして、メモリ回路１の指定番
地の数値データの指定ビットがキャリーレジスタ１２に
入るようにシフトするビット数を制御回路１６によっ
て、レジスタ３にセットする。
タについて、それぞれのデータの指定ビットのみを取り
出し、それをレジスタ１３に順次格納していく場合、制
御回路１６の制御によって、まず、レジスタ１３にデー
タゼロがセットされる。そして、メモリ回路１の指定番
地の数値データの指定ビットがキャリーレジスタ１２に
入るようにシフトするビット数を制御回路１６によっ
て、レジスタ３にセットする。
【００１４】次に、メモリ回路１の指定番地の数値デー
タがシフト回路１１を通って、レジスタ３からの出力に
よって指定ビット分シフトされ、格納対象のビットはキ
ャリーレジスタ１２に保持される。そして、制御回路１
６の制御によって、マルチプレクサ１５は入力ａ側出力
に切り換え、ＡＬＵ１４の両側にレジスタ１３の出力を
入力し、キャリーレジスタ１２を含めたキャリー付き加
算を行ない、再びレジスタ１３にセットする。
タがシフト回路１１を通って、レジスタ３からの出力に
よって指定ビット分シフトされ、格納対象のビットはキ
ャリーレジスタ１２に保持される。そして、制御回路１
６の制御によって、マルチプレクサ１５は入力ａ側出力
に切り換え、ＡＬＵ１４の両側にレジスタ１３の出力を
入力し、キャリーレジスタ１２を含めたキャリー付き加
算を行ない、再びレジスタ１３にセットする。
【００１５】以上のように、制御回路１６は、レジスタ
１３へのゼロデータセットを最初のみ行なって、メモリ
回路１の指定番地の数値データの指定ビットがキャリー
レジスタ１２に入るようにシフトするビット数のレジス
タ３へのセット、さらにＡＬＵ１４でのレジスタ１３ど
うしのキャリー付き加算を繰り返すだけで、メモリ回路
１に格納されている複数のデータについて、それぞれの
データの指定ビットのみを取り出し、それをレジスタ１
３に順次格納して行くことができる。
１３へのゼロデータセットを最初のみ行なって、メモリ
回路１の指定番地の数値データの指定ビットがキャリー
レジスタ１２に入るようにシフトするビット数のレジス
タ３へのセット、さらにＡＬＵ１４でのレジスタ１３ど
うしのキャリー付き加算を繰り返すだけで、メモリ回路
１に格納されている複数のデータについて、それぞれの
データの指定ビットのみを取り出し、それをレジスタ１
３に順次格納して行くことができる。
【００１６】したがって、従来のように制御回路６出力
とシフト回路２出力の論理積をＡＬＵ４を介して制御処
理していたものを、シフト回路１１で指定ビットがキャ
リーレジスタ１２に入るようにシフトすることによって
行ない、かつ、従来のように、レジスタ５ｂのデータに
対する左１ビットシフトを制御回路６によってシフト回
路２で制御処理していたものを、ＡＬＵ１４でレジスタ
１３のデータどうしの加算によって１ビット左シフトを
行ない、さらに、その加算をキャリーレジスタ１２を含
めた加算とすることによって論理和と同じ動作を同時に
実現できるため、各制御処理が簡略化される。すなわ
ち、ＡＬＵ１４の演算処理をキャリー付き加算の１回の
使用だけで、一つのビットのレジスタ１３への格納を行
なうことができ、制御処理ステップは減少する。したが
って、高速にメモリ上の指定データの指定ビットのみを
取り出し、それをレジスタ１３に順次格納することがで
きる。
とシフト回路２出力の論理積をＡＬＵ４を介して制御処
理していたものを、シフト回路１１で指定ビットがキャ
リーレジスタ１２に入るようにシフトすることによって
行ない、かつ、従来のように、レジスタ５ｂのデータに
対する左１ビットシフトを制御回路６によってシフト回
路２で制御処理していたものを、ＡＬＵ１４でレジスタ
１３のデータどうしの加算によって１ビット左シフトを
行ない、さらに、その加算をキャリーレジスタ１２を含
めた加算とすることによって論理和と同じ動作を同時に
実現できるため、各制御処理が簡略化される。すなわ
ち、ＡＬＵ１４の演算処理をキャリー付き加算の１回の
使用だけで、一つのビットのレジスタ１３への格納を行
なうことができ、制御処理ステップは減少する。したが
って、高速にメモリ上の指定データの指定ビットのみを
取り出し、それをレジスタ１３に順次格納することがで
きる。
【００１７】
【発明の効果】以上の実施例から明らかなように、本発
明によればシフト回路で左シフト時に最上位ビットから
あふれた最後のビットを格納するキャリーレジスタを設
け、かつ、シフト回路とＡＬＵ間にマルチプレクサを設
けてあるので、各制御処理を簡略化することができ、し
たがって、高速にメモリ上の指定データの指定ビットの
み取り出し、それをレジスタに順次格納することができ
る演算装置を提供できる。
明によればシフト回路で左シフト時に最上位ビットから
あふれた最後のビットを格納するキャリーレジスタを設
け、かつ、シフト回路とＡＬＵ間にマルチプレクサを設
けてあるので、各制御処理を簡略化することができ、し
たがって、高速にメモリ上の指定データの指定ビットの
み取り出し、それをレジスタに順次格納することができ
る演算装置を提供できる。
【図１】本発明の一実施例における演算装置の構成を示
すブロック図
すブロック図
【図２】従来の演算装置の構成を示すブロック図
１ メモリ回路 １１ シフト回路 １２ キャリーレジスタ ３，１３ レジスタ １４ 演算ユニット（ＡＬＵ） １５ マルチプレクサ １６ 制御回路
Claims (1)
- 【請求項１】 メモリからのデータに対して指定ビット
数の右左シフトを行なうシフト回路と、前記シフト回路
で左シフト時に最上位ビットからあふれた最後のビット
を格納するキャリーレジスタと、データを格納するレジ
スタと、前記キャリーレジスタを対象とするキャリー付
き算術演算を行なって前記メモリ上の指定データの指定
ビットを前記レジスタに順次格納させる演算ユニットと
を備えた演算装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3304412A JPH05143285A (ja) | 1991-11-20 | 1991-11-20 | 演算装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3304412A JPH05143285A (ja) | 1991-11-20 | 1991-11-20 | 演算装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05143285A true JPH05143285A (ja) | 1993-06-11 |
Family
ID=17932694
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3304412A Pending JPH05143285A (ja) | 1991-11-20 | 1991-11-20 | 演算装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05143285A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56155444A (en) * | 1980-05-02 | 1981-12-01 | Matsushita Electronics Corp | Large scale integrated circuit device |
| JPS619725A (ja) * | 1984-06-26 | 1986-01-17 | Matsushita Electric Ind Co Ltd | マイクロプログラム制御回路 |
-
1991
- 1991-11-20 JP JP3304412A patent/JPH05143285A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56155444A (en) * | 1980-05-02 | 1981-12-01 | Matsushita Electronics Corp | Large scale integrated circuit device |
| JPS619725A (ja) * | 1984-06-26 | 1986-01-17 | Matsushita Electric Ind Co Ltd | マイクロプログラム制御回路 |
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