JPH0527968A - 演算装置 - Google Patents
演算装置Info
- Publication number
- JPH0527968A JPH0527968A JP3180079A JP18007991A JPH0527968A JP H0527968 A JPH0527968 A JP H0527968A JP 3180079 A JP3180079 A JP 3180079A JP 18007991 A JP18007991 A JP 18007991A JP H0527968 A JPH0527968 A JP H0527968A
- Authority
- JP
- Japan
- Prior art keywords
- register
- circuit
- data
- designated
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- Pending
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Abstract
(57)【要約】
【目的】メモリ上の指定データの指定ビットのみ取り出
し、それをレジスタの指定ビット位置に格納する処理を
簡略化して高速に行う。 【構成】レジスタ３はシフト回路１でシフトさせる指定
ビット数を保持し、レジスタ11はＡＮＤ回路12の指定ビ
ット位置を保持する。制御回路６によりレジスタ３とレ
ジスタ11はビット幅が短いので同時にセットできる。シ
フト回路２の出力の指定ビット以外のビットをゼロにす
るＡＮＤ回路12を、シフト回路２とＡＬＵ13の間に設
け、シフト回路２出力の論理積をＡＮＤ回路12で求め、
ＡＬＵ13ではレジスタ14とＡＮＤ回路12の論理和を求め
るだけで、メモリ回路１上の指定データの指定ビットの
み取り出し、それをレジスタ14の指定ビット位置に格納
することができる。
し、それをレジスタの指定ビット位置に格納する処理を
簡略化して高速に行う。 【構成】レジスタ３はシフト回路１でシフトさせる指定
ビット数を保持し、レジスタ11はＡＮＤ回路12の指定ビ
ット位置を保持する。制御回路６によりレジスタ３とレ
ジスタ11はビット幅が短いので同時にセットできる。シ
フト回路２の出力の指定ビット以外のビットをゼロにす
るＡＮＤ回路12を、シフト回路２とＡＬＵ13の間に設
け、シフト回路２出力の論理積をＡＮＤ回路12で求め、
ＡＬＵ13ではレジスタ14とＡＮＤ回路12の論理和を求め
るだけで、メモリ回路１上の指定データの指定ビットの
み取り出し、それをレジスタ14の指定ビット位置に格納
することができる。
Description
【０００１】
【産業上の利用分野】本発明は主に情報通信における演
算処理装置などに使用する演算装置に関するものであ
る。
算処理装置などに使用する演算装置に関するものであ
る。
【０００２】
【従来の技術】従来より情報通信においてディジタルデ
ータを伝送する場合に、特に無線では時間的に集中して
連続するビットに伝送誤りが発生する。したがって、そ
の誤りを分散させるためにデータを演算処理装置により
ビット単位でバラバラに並べ変えてそれを伝送してい
る。これにより、誤りがそれぞれのデータに均等になれ
ば、誤り訂正符号によって誤りを訂正することができ
る。
ータを伝送する場合に、特に無線では時間的に集中して
連続するビットに伝送誤りが発生する。したがって、そ
の誤りを分散させるためにデータを演算処理装置により
ビット単位でバラバラに並べ変えてそれを伝送してい
る。これにより、誤りがそれぞれのデータに均等になれ
ば、誤り訂正符号によって誤りを訂正することができ
る。
【０００３】図２は従来の演算装置の構成を示すブロッ
ク図である。図２において、複数個の数値データを記憶
するメモリ回路１に接続されるシフト回路２は、データ
バスを通してメモリ回路１から出力される数値データに
ついて指定ビット数の右、左シフトを行う。レジスタ３
はシフト回路２に接続され、シフト回路２でシフトさせ
る指定ビット数を保持している。演算ユニット（以下Ａ
ＬＵという）４はシフト回路２から出力されたデータと
レジスタ５または制御回路６から出力されたデータとの
算術、論理演算を行う。このＡＬＵ４の出力端に接続さ
れるレジスタ５はＡＬＵ４の演算結果の数値データを格
納する２個のレジスタ５ａ、５ｂから構成されている。
制御回路６はメモリ回路１、レジスタ３およびＡＬＵ４
に接続され、メモリ回路１、レジスタ３およびＡＬＵ４
を制御する。なお、７はマルチプレクサであり、レジス
タ５出力と制御回路６出力を分配している。
ク図である。図２において、複数個の数値データを記憶
するメモリ回路１に接続されるシフト回路２は、データ
バスを通してメモリ回路１から出力される数値データに
ついて指定ビット数の右、左シフトを行う。レジスタ３
はシフト回路２に接続され、シフト回路２でシフトさせ
る指定ビット数を保持している。演算ユニット（以下Ａ
ＬＵという）４はシフト回路２から出力されたデータと
レジスタ５または制御回路６から出力されたデータとの
算術、論理演算を行う。このＡＬＵ４の出力端に接続さ
れるレジスタ５はＡＬＵ４の演算結果の数値データを格
納する２個のレジスタ５ａ、５ｂから構成されている。
制御回路６はメモリ回路１、レジスタ３およびＡＬＵ４
に接続され、メモリ回路１、レジスタ３およびＡＬＵ４
を制御する。なお、７はマルチプレクサであり、レジス
タ５出力と制御回路６出力を分配している。
【０００４】上記構成により、以下その動作を説明す
る。メモリ回路１に格納されている複数のデータについ
て、それぞれのデータの指定ビットのみ取り出してそれ
をレジスタ５ｂの指定ビット位置に格納していく場合、
まず、制御回路６によりレジスタ５ｂにデータゼロがセ
ットされる。そして、メモリ回路１の指定番地の数値デ
ータの指定ビットがレジスタ５ｂの最下位ビットと同じ
位置になるようにシフトするビット数を制御回路６によ
りレジスタ３にセットする。
る。メモリ回路１に格納されている複数のデータについ
て、それぞれのデータの指定ビットのみ取り出してそれ
をレジスタ５ｂの指定ビット位置に格納していく場合、
まず、制御回路６によりレジスタ５ｂにデータゼロがセ
ットされる。そして、メモリ回路１の指定番地の数値デ
ータの指定ビットがレジスタ５ｂの最下位ビットと同じ
位置になるようにシフトするビット数を制御回路６によ
りレジスタ３にセットする。
【０００５】次に、メモリ回路１の指定番地の数値デー
タがシフト回路２を通って指定ビット分シフトされたデ
ータと、制御回路６から出力される最下位ビットのみ１
でその他がゼロのデータがＡＬＵ４に入力される。そし
て、ＡＬＵ４は、これらの２個のデータの論理積を求め
てレジスタ５ａにセットする。さらに、制御回路６の制
御により、ＡＬＵ４にレジスタ５ａからの出力とレジス
タ５ｂからの出力が入力され、ＡＬＵ４はこれらの２個
のデータの論理和を求めてレジスタ５ｂにセットする。
タがシフト回路２を通って指定ビット分シフトされたデ
ータと、制御回路６から出力される最下位ビットのみ１
でその他がゼロのデータがＡＬＵ４に入力される。そし
て、ＡＬＵ４は、これらの２個のデータの論理積を求め
てレジスタ５ａにセットする。さらに、制御回路６の制
御により、ＡＬＵ４にレジスタ５ａからの出力とレジス
タ５ｂからの出力が入力され、ＡＬＵ４はこれらの２個
のデータの論理和を求めてレジスタ５ｂにセットする。
【０００６】したがって、以上の制御処理を繰り返すこ
とにより、メモリ回路１に格納されている複数のデータ
についてそれぞれのデータの指定ビットのみ取り出し、
それをレジスタ５ｂの指定ビット位置に格納して行くこ
とができる。
とにより、メモリ回路１に格納されている複数のデータ
についてそれぞれのデータの指定ビットのみ取り出し、
それをレジスタ５ｂの指定ビット位置に格納して行くこ
とができる。
【０００７】
【発明が解決しようとする課題】しかしながら上記従来
の演算装置では、メモリ回路１に格納されている複数の
データについてそれぞれのデータの指定ビットのみ取り
出し、それをレジスタ５ｂの指定ビット位置に格納して
いく場合、一つのビット毎に、まず、レジスタ３にシフ
ト数をセットし、次に、ＡＬＵ４で論理積を求め、さら
に、ＡＬＵ４で論理和を求めるという処理を繰り返すた
め、処理ステップが多く、メモリ回路１上の指定データ
の指定ビットのみ取り出してそれをレジスタ５ｂの指定
ビット位置に格納する処理を高速に行うことができない
という問題を有していた。
の演算装置では、メモリ回路１に格納されている複数の
データについてそれぞれのデータの指定ビットのみ取り
出し、それをレジスタ５ｂの指定ビット位置に格納して
いく場合、一つのビット毎に、まず、レジスタ３にシフ
ト数をセットし、次に、ＡＬＵ４で論理積を求め、さら
に、ＡＬＵ４で論理和を求めるという処理を繰り返すた
め、処理ステップが多く、メモリ回路１上の指定データ
の指定ビットのみ取り出してそれをレジスタ５ｂの指定
ビット位置に格納する処理を高速に行うことができない
という問題を有していた。
【０００８】本発明は上記従来の問題を解決するもの
で、高速に上記制御処理を行うことができる演算装置を
提供することを目的とするものである。
で、高速に上記制御処理を行うことができる演算装置を
提供することを目的とするものである。
【０００９】
【課題を解決するための手段】上記課題を解決するため
に本発明の演算装置は、メモリからのデータを指定ビッ
ト数右または左シフトさせるシフト回路と、前記シフト
回路の出力のうち指定した位置のビット以外をゼロにす
るアンド回路と、データを格納するレジスタ出力と前記
アンド回路出力の論理演算を行って前記メモリ上の指定
データの指定ビットを前記レジスタの指定ビット位置に
格納させる演算ユニットとを備えたものである。
に本発明の演算装置は、メモリからのデータを指定ビッ
ト数右または左シフトさせるシフト回路と、前記シフト
回路の出力のうち指定した位置のビット以外をゼロにす
るアンド回路と、データを格納するレジスタ出力と前記
アンド回路出力の論理演算を行って前記メモリ上の指定
データの指定ビットを前記レジスタの指定ビット位置に
格納させる演算ユニットとを備えたものである。
【００１０】
【作用】上記構成により、シフト回路とＡＬＵの間に設
けたアンド回路でシフト回路の出力のうち指定した位置
のビット以外をゼロにする論理積を求めるので、論理積
さらにその結果をレジスタに格納する従来のＡＬＵによ
る制御処理が簡略化され、一つのビットのレジスタへの
格納についてＡＬＵは１回の論理演算を行うだけで、メ
モリ上の指定データの指定ビットのみ取り出してそれを
高速にレジスタの指定ビット位置に格納するが可能とな
る。
けたアンド回路でシフト回路の出力のうち指定した位置
のビット以外をゼロにする論理積を求めるので、論理積
さらにその結果をレジスタに格納する従来のＡＬＵによ
る制御処理が簡略化され、一つのビットのレジスタへの
格納についてＡＬＵは１回の論理演算を行うだけで、メ
モリ上の指定データの指定ビットのみ取り出してそれを
高速にレジスタの指定ビット位置に格納するが可能とな
る。
【００１１】
【実施例】以下、本発明の一実施例について図面を参照
しながら説明する。なお、従来例と同一の作用効果を奏
するものには同一の符号を付してその説明を省略する。
しながら説明する。なお、従来例と同一の作用効果を奏
するものには同一の符号を付してその説明を省略する。
【００１２】図１は本発明の一実施例の演算装置の構成
を示すブロック図である。図１において、データバスに
接続されるレジスタ11はアンド回路（以下ＡＮＤ回路と
いう）12に接続され、ＡＮＤ回路12の指定ビット位置を
格納する。また、このＡＮＤ回路12はシフト回路２とＡ
ＬＵ13の間に介装され、レジスタ11からの出力によりシ
フト回路２の出力の指定ビット以外のビットをゼロにす
る。さらに、ＡＬＵ13の出力端に接続されるレジスタ14
はＡＬＵ13からの演算結果を格納して行き一つの数値デ
ータを格納する。
を示すブロック図である。図１において、データバスに
接続されるレジスタ11はアンド回路（以下ＡＮＤ回路と
いう）12に接続され、ＡＮＤ回路12の指定ビット位置を
格納する。また、このＡＮＤ回路12はシフト回路２とＡ
ＬＵ13の間に介装され、レジスタ11からの出力によりシ
フト回路２の出力の指定ビット以外のビットをゼロにす
る。さらに、ＡＬＵ13の出力端に接続されるレジスタ14
はＡＬＵ13からの演算結果を格納して行き一つの数値デ
ータを格納する。
【００１３】上記構成により、以下その動作を説明す
る。まず、メモリ回路１に格納されている複数のデータ
について、それぞれのデータの指定ビットのみ取り出
し、それをレジスタ14の指定ビット位置に格納していく
場合、制御回路６の制御により、まず、レジスタ14にデ
ータゼロがセットされる。そして、メモリ回路１の指定
番地の数値データの指定ビットがレジスタ14の格納ビッ
ト位置と同じ位置になるようにシフトさせるビット数
を、制御回路６により、レジスタ３にセットすると同時
に、レジスタ５の格納ビット位置と同じ位置以外のビッ
トをゼロにするようにＡＮＤ回路12を制御する指定ビッ
ト位置をレジスタ11にセットする。このように、レジス
タ３とレジスタ11はビット幅が短いので同時にセットで
きる。
る。まず、メモリ回路１に格納されている複数のデータ
について、それぞれのデータの指定ビットのみ取り出
し、それをレジスタ14の指定ビット位置に格納していく
場合、制御回路６の制御により、まず、レジスタ14にデ
ータゼロがセットされる。そして、メモリ回路１の指定
番地の数値データの指定ビットがレジスタ14の格納ビッ
ト位置と同じ位置になるようにシフトさせるビット数
を、制御回路６により、レジスタ３にセットすると同時
に、レジスタ５の格納ビット位置と同じ位置以外のビッ
トをゼロにするようにＡＮＤ回路12を制御する指定ビッ
ト位置をレジスタ11にセットする。このように、レジス
タ３とレジスタ11はビット幅が短いので同時にセットで
きる。
【００１４】次に、メモリ回路１の指定番地の数値デー
タがシフト回路２を通って指定ビット分シフトされ、さ
らに、ＡＮＤ回路12により指定ビット以外のビットがゼ
ロにされる。そして、制御回路６の制御により、ＡＬＵ
13にＡＮＤ回路12からの出力とレジスタ14からの出力が
入力され、ＡＬＵ13は、これらの入力データの論理和を
求めてレジスタ14に出力し、再びレジスタ14にセットす
る。
タがシフト回路２を通って指定ビット分シフトされ、さ
らに、ＡＮＤ回路12により指定ビット以外のビットがゼ
ロにされる。そして、制御回路６の制御により、ＡＬＵ
13にＡＮＤ回路12からの出力とレジスタ14からの出力が
入力され、ＡＬＵ13は、これらの入力データの論理和を
求めてレジスタ14に出力し、再びレジスタ14にセットす
る。
【００１５】以上のように、レジスタ14に格納するビッ
ト位置に対応したシフト数およびＡＮＤ回路12の指定ビ
ット位置のセット、さらに、ＡＬＵ13での論理和を求め
る。これらの制御処理を繰り返すことにより、メモリ回
路１に格納されている複数のデータについて、それぞれ
のデータの指定ビットのみ取り出し、それをレジスタ14
の指定ビット位置に格納していくことができる。
ト位置に対応したシフト数およびＡＮＤ回路12の指定ビ
ット位置のセット、さらに、ＡＬＵ13での論理和を求め
る。これらの制御処理を繰り返すことにより、メモリ回
路１に格納されている複数のデータについて、それぞれ
のデータの指定ビットのみ取り出し、それをレジスタ14
の指定ビット位置に格納していくことができる。
【００１６】したがって、ＡＮＤ回路12においてシフト
回路２からの出力とレジスタ11からの出力の論理積を求
めているので、従来のようにこの論理積をＡＬＵ13で求
めて一度レジスタ14に格納するようなことはなく、論理
和とその結果をレジスタ14に格納させるＡＬＵ13の１回
の使用だけで、一つのビットのレジスタ14への格納を行
うことができる。一般に、プロセッサは１マシンサイク
ルに１回しかＡＬＵを動作させないため、従来は論理積
や論理和を取るのに２マシンサイクルの時間がかかって
いたが、本実施例では、ＡＬＵ13の外部にＡＮＤ回路12
を設けて論理積の制御処理をＡＮＤ回路12で求め、ＡＬ
Ｕ13は論理和の制御処理だけとなって２倍の制御処理ス
ピードとなる。したがって、メモリ上の指定データの指
定ビットのみ取り出し、それを高速にレジスタの指定ビ
ット位置に格納することができる。
回路２からの出力とレジスタ11からの出力の論理積を求
めているので、従来のようにこの論理積をＡＬＵ13で求
めて一度レジスタ14に格納するようなことはなく、論理
和とその結果をレジスタ14に格納させるＡＬＵ13の１回
の使用だけで、一つのビットのレジスタ14への格納を行
うことができる。一般に、プロセッサは１マシンサイク
ルに１回しかＡＬＵを動作させないため、従来は論理積
や論理和を取るのに２マシンサイクルの時間がかかって
いたが、本実施例では、ＡＬＵ13の外部にＡＮＤ回路12
を設けて論理積の制御処理をＡＮＤ回路12で求め、ＡＬ
Ｕ13は論理和の制御処理だけとなって２倍の制御処理ス
ピードとなる。したがって、メモリ上の指定データの指
定ビットのみ取り出し、それを高速にレジスタの指定ビ
ット位置に格納することができる。
【００１７】
【発明の効果】以上のように本発明によれば、シフト回
路の出力の指定ビット以外のビットをゼロにするＡＮＤ
回路をシフト回路とＡＬＵの間に設けたことにより、シ
フト回路の出力の指定ビット以外のビットをゼロにする
論理積さらにその結果をレジスタに格納する従来のＡＬ
Ｕによる制御処理をＡＮＤ回路が行うため、ＡＬＵによ
る制御処理ステップを簡略化させることができ、これに
より、メモリ上の指定データの指定ビットのみを取り出
してそれをレジスタの指定ビット位置に高速に格納する
ことができるものである。
路の出力の指定ビット以外のビットをゼロにするＡＮＤ
回路をシフト回路とＡＬＵの間に設けたことにより、シ
フト回路の出力の指定ビット以外のビットをゼロにする
論理積さらにその結果をレジスタに格納する従来のＡＬ
Ｕによる制御処理をＡＮＤ回路が行うため、ＡＬＵによ
る制御処理ステップを簡略化させることができ、これに
より、メモリ上の指定データの指定ビットのみを取り出
してそれをレジスタの指定ビット位置に高速に格納する
ことができるものである。
【図１】本発明の一実施例の演算装置の構成を示すブロ
ック図である。
ック図である。
【図２】従来の演算装置の構成を示すブロック図であ
る。
る。
１ メモリ回路 ２ シフト回路 ３、11、14 レジスタ ６ 制御回路 12 ＡＮＤ回路 13 演算ユニット（ＡＬＵ）
Claims (1)
- 【特許請求の範囲】 【請求項１】 メモリからのデータを指定ビット数右ま
たは左シフトさせるシフト回路と、前記シフト回路の出
力のうち指定した位置のビット以外をゼロにするアンド
回路と、データを格納するレジスタ出力と前記アンド回
路出力の論理演算を行って前記メモリ上の指定データの
指定ビットを前記レジスタの指定ビット位置に格納させ
る演算ユニットとを備えた演算装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3180079A JPH0527968A (ja) | 1991-07-22 | 1991-07-22 | 演算装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3180079A JPH0527968A (ja) | 1991-07-22 | 1991-07-22 | 演算装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0527968A true JPH0527968A (ja) | 1993-02-05 |
Family
ID=16077092
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3180079A Pending JPH0527968A (ja) | 1991-07-22 | 1991-07-22 | 演算装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0527968A (ja) |
-
1991
- 1991-07-22 JP JP3180079A patent/JPH0527968A/ja active Pending
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