JPH0527969A - 演算装置 - Google Patents
演算装置Info
- Publication number
- JPH0527969A JPH0527969A JP3180082A JP18008291A JPH0527969A JP H0527969 A JPH0527969 A JP H0527969A JP 3180082 A JP3180082 A JP 3180082A JP 18008291 A JP18008291 A JP 18008291A JP H0527969 A JPH0527969 A JP H0527969A
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- Japan
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- bit
- circuit
- register
- output
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Abstract
(57)【要約】
【目的】レジスタデータのシフト回路による１ビットシ
フトの制御処理や、ＡＬＵによる論理積および論理和の
制御処理を簡略化する。 【構成】シフト回路２の出力の最下位ビット以外のビッ
トをゼロにするＡＮＤ回路11をシフト回路２とＡＬＵ12
の間に設け、また、レジスタ14の出力を左に１ビットシ
フトする１ビットシフト回路13をレジスタ14とＡＬＵ12
の間に設け、シフト回路２出力の論理積をＡＮＤ回路11
で求め、ＡＬＵ12では左に１ビットシフトされたレジス
タ14の出力とＡＮＤ回路11の出力の論理和を求めるだけ
で、メモリ回路１上の指定データの指定ビットのみ取り
出してそれをレジスタ14に順次格納することができる。
フトの制御処理や、ＡＬＵによる論理積および論理和の
制御処理を簡略化する。 【構成】シフト回路２の出力の最下位ビット以外のビッ
トをゼロにするＡＮＤ回路11をシフト回路２とＡＬＵ12
の間に設け、また、レジスタ14の出力を左に１ビットシ
フトする１ビットシフト回路13をレジスタ14とＡＬＵ12
の間に設け、シフト回路２出力の論理積をＡＮＤ回路11
で求め、ＡＬＵ12では左に１ビットシフトされたレジス
タ14の出力とＡＮＤ回路11の出力の論理和を求めるだけ
で、メモリ回路１上の指定データの指定ビットのみ取り
出してそれをレジスタ14に順次格納することができる。
Description
【０００１】
【産業上の利用分野】本発明は主に情報通信における演
算処理装置などに使用する演算装置に関するものであ
る。
算処理装置などに使用する演算装置に関するものであ
る。
【０００２】
【従来の技術】従来より情報通信においてディジタルデ
ータを伝送する場合に、特に無線では時間的に集中して
連続するビットに伝送誤りが発生する。したがって、そ
の誤りを分散させるためにデータを演算処理装置により
ビット単位でバラバラに並べ変えてそれを伝送してい
る。これにより、誤りがそれぞれのデータに均等になれ
ば、誤り訂正符号によって誤りを訂正することができ
る。
ータを伝送する場合に、特に無線では時間的に集中して
連続するビットに伝送誤りが発生する。したがって、そ
の誤りを分散させるためにデータを演算処理装置により
ビット単位でバラバラに並べ変えてそれを伝送してい
る。これにより、誤りがそれぞれのデータに均等になれ
ば、誤り訂正符号によって誤りを訂正することができ
る。
【０００３】図２は従来の演算装置の構成を示すブロッ
ク図である。図２において、メモリ回路１は複数個の数
値データを記憶する。メモリ回路１が接続されるシフト
回路２は、データバスを通してメモリ回路１から出力さ
れる数値データについて、その数値データの指定ビット
が最下位ビットと同じ位置になるように指定ビット数の
右、左シフトを行う。シフト回路１に接続されるレジス
タ３はシフト回路１の指定ビット数を保持している。演
算ユニット（以下ＡＬＵという）４はシフト回路２から
出力されたデータとレジスタ５または制御回路６から出
力されたデータとの算術、論理演算を行う。レジスタ５
はＡＬＵ４の演算結果の数値データを格納する２個のレ
ジスタ５ａ、レジスタ５ｂから構成されている。制御回
路６はメモリ回路１、レジスタ３およびＡＬＵ４を制御
する。
ク図である。図２において、メモリ回路１は複数個の数
値データを記憶する。メモリ回路１が接続されるシフト
回路２は、データバスを通してメモリ回路１から出力さ
れる数値データについて、その数値データの指定ビット
が最下位ビットと同じ位置になるように指定ビット数の
右、左シフトを行う。シフト回路１に接続されるレジス
タ３はシフト回路１の指定ビット数を保持している。演
算ユニット（以下ＡＬＵという）４はシフト回路２から
出力されたデータとレジスタ５または制御回路６から出
力されたデータとの算術、論理演算を行う。レジスタ５
はＡＬＵ４の演算結果の数値データを格納する２個のレ
ジスタ５ａ、レジスタ５ｂから構成されている。制御回
路６はメモリ回路１、レジスタ３およびＡＬＵ４を制御
する。
【０００４】上記構成により、以下その動作を説明す
る。メモリ回路１に格納されている複数のデータについ
て、それぞれのデータの指定ビットのみ取り出してそれ
をレジスタ５ｂの指定ビット位置に格納していく場合、
まず、制御回路６によりレジスタ５ｂにデータゼロがセ
ットされる。そして、メモリ回路１の指定番地の数値デ
ータの指定ビットがレジスタ５ｂの最下位ビットと同じ
位置になるようにシフトするビット数を制御回路６によ
りレジスタ３にセットする。
る。メモリ回路１に格納されている複数のデータについ
て、それぞれのデータの指定ビットのみ取り出してそれ
をレジスタ５ｂの指定ビット位置に格納していく場合、
まず、制御回路６によりレジスタ５ｂにデータゼロがセ
ットされる。そして、メモリ回路１の指定番地の数値デ
ータの指定ビットがレジスタ５ｂの最下位ビットと同じ
位置になるようにシフトするビット数を制御回路６によ
りレジスタ３にセットする。
【０００５】次に、メモリ回路１の指定番地の数値デー
タがシフト回路２を通って指定ビット分シフトされたデ
ータと、制御回路６から出力される最下位ビットのみ１
でその他がゼロのデータがＡＬＵ４に入力される。そし
て、ＡＬＵ４は、これらの２個のデータの論理積を求め
てレジスタ５ａにセットする。さらに、制御回路６のレ
ジスタ３に対する制御により、レジスタ５ｂのデータは
シフト回路２に入力されて左に１ビットシフトされ、再
び、レジスタ５ｂに格納される。さらに、ＡＬＵ４にレ
ジスタ５ａ、５ｂからの出力が入力され、ＡＬＵ４はこ
れらの２個のデータの論理和を求めてレジスタ５ｂにセ
ットする。
タがシフト回路２を通って指定ビット分シフトされたデ
ータと、制御回路６から出力される最下位ビットのみ１
でその他がゼロのデータがＡＬＵ４に入力される。そし
て、ＡＬＵ４は、これらの２個のデータの論理積を求め
てレジスタ５ａにセットする。さらに、制御回路６のレ
ジスタ３に対する制御により、レジスタ５ｂのデータは
シフト回路２に入力されて左に１ビットシフトされ、再
び、レジスタ５ｂに格納される。さらに、ＡＬＵ４にレ
ジスタ５ａ、５ｂからの出力が入力され、ＡＬＵ４はこ
れらの２個のデータの論理和を求めてレジスタ５ｂにセ
ットする。
【０００６】以上のように、まず、レジスタ５ｂへゼロ
データをセットし、１個のビット毎に、レジスタ３にシ
フトするビット数をセット（レジスタ５ｂに格納するビ
ット位置に対応したシフト数のレジスタ３へのセット）
し、ＡＬＵ４により制御回路６出力とシフト回路出力の
論理積を求め、さらに、レジスタ３を介してシフト回路
２でレジスタ５ｂからのデータの左１ビットシフトを行
い、さらに、ＡＬＵ４によるレジスタ５ａ、５ｂ出力の
論理和を求めるという一連の制御回路６による制御処理
を繰り返すことにより、メモリ回路１に格納されている
複数のデータについてそれぞれのデータの指定ビットの
み取り出し、それをレジスタ５ｂの指定ビット位置に順
次格納して行くことができる。
データをセットし、１個のビット毎に、レジスタ３にシ
フトするビット数をセット（レジスタ５ｂに格納するビ
ット位置に対応したシフト数のレジスタ３へのセット）
し、ＡＬＵ４により制御回路６出力とシフト回路出力の
論理積を求め、さらに、レジスタ３を介してシフト回路
２でレジスタ５ｂからのデータの左１ビットシフトを行
い、さらに、ＡＬＵ４によるレジスタ５ａ、５ｂ出力の
論理和を求めるという一連の制御回路６による制御処理
を繰り返すことにより、メモリ回路１に格納されている
複数のデータについてそれぞれのデータの指定ビットの
み取り出し、それをレジスタ５ｂの指定ビット位置に順
次格納して行くことができる。
【０００７】
【発明が解決しようとする課題】しかしながら上記従来
の演算装置では、メモリ回路１に格納されている複数の
データの指定ビットのみをレジスタ５ｂに順次格納する
ような場合、特に、制御回路６のレジスタ３に対する制
御により、レジスタ５ｂのデータはシフト回路２に入力
されて左に１ビットシフトされており、制御処理ステッ
プが多く制御処理に時間がかかっていた。また、プロセ
ッサは１マシンサイクルに１回しかＡＬＵ４を動作させ
ないため、制御回路６によりＡＬＵ４を介して制御回路
６出力とシフト回路出力の論理積、さらに、ＡＬＵ４に
よるレジスタ５ａ、５ｂ出力の論理和を求めているの
で、これら論理積や論理和を取るのに２マシンサイクル
の時間かかっていた。
の演算装置では、メモリ回路１に格納されている複数の
データの指定ビットのみをレジスタ５ｂに順次格納する
ような場合、特に、制御回路６のレジスタ３に対する制
御により、レジスタ５ｂのデータはシフト回路２に入力
されて左に１ビットシフトされており、制御処理ステッ
プが多く制御処理に時間がかかっていた。また、プロセ
ッサは１マシンサイクルに１回しかＡＬＵ４を動作させ
ないため、制御回路６によりＡＬＵ４を介して制御回路
６出力とシフト回路出力の論理積、さらに、ＡＬＵ４に
よるレジスタ５ａ、５ｂ出力の論理和を求めているの
で、これら論理積や論理和を取るのに２マシンサイクル
の時間かかっていた。
【０００８】本発明は上記従来の問題を解決するもの
で、レジスタデータのシフト回路による１ビットシフト
の制御処理や、ＡＬＵによる論理積および論理和の制御
処理を簡略化することができる演算装置を提供すること
を目的とするものである。
で、レジスタデータのシフト回路による１ビットシフト
の制御処理や、ＡＬＵによる論理積および論理和の制御
処理を簡略化することができる演算装置を提供すること
を目的とするものである。
【０００９】
【課題を解決するための手段】上記課題を解決するため
に本発明の演算装置は、メモリからのデータの指定ビッ
トが最上位ビットまたは最下位ビットと同じ位置になる
ように前記データをシフトするシフト回路と、前記シフ
ト回路の出力のうち最上位ビットまたは最下位ビット以
外をゼロにするアンド回路と、データを格納するレジス
タと、前記アンド回路が前記シフト回路の出力のうち最
上位ビット以外をゼロにする場合は前記レジスタ出力の
右１ビットシフトを行い、または、前記アンド回路が前
記シフト回路の出力のうち最下位ビット以外をゼロにす
る場合は前記レジスタ出力の左１ビットシフトを行う１
ビットシフト回路と、前記１ビットシフト回路出力とア
ンド回路出力の論理演算を行って前記メモリ上の指定デ
ータの指定ビットを前記レジスタに順次格納させる演算
ユニットとを備えたものである。
に本発明の演算装置は、メモリからのデータの指定ビッ
トが最上位ビットまたは最下位ビットと同じ位置になる
ように前記データをシフトするシフト回路と、前記シフ
ト回路の出力のうち最上位ビットまたは最下位ビット以
外をゼロにするアンド回路と、データを格納するレジス
タと、前記アンド回路が前記シフト回路の出力のうち最
上位ビット以外をゼロにする場合は前記レジスタ出力の
右１ビットシフトを行い、または、前記アンド回路が前
記シフト回路の出力のうち最下位ビット以外をゼロにす
る場合は前記レジスタ出力の左１ビットシフトを行う１
ビットシフト回路と、前記１ビットシフト回路出力とア
ンド回路出力の論理演算を行って前記メモリ上の指定デ
ータの指定ビットを前記レジスタに順次格納させる演算
ユニットとを備えたものである。
【００１０】
【作用】上記構成により、従来はＡＬＵを介して論理積
を求めておりこれに１マシンサイクルの時間かかってい
たが、この論理積の制御処理をＡＮＤ回路で自動的に求
め、また、従来は制御回路の制御によりレジスタのデー
タをシフト回路で１ビットシフトさせていたが、この１
ビットシフトの制御処理を１ビットシフト回路で自動的
に求めるので、一つのビットのレジスタへの格納につい
て、ＡＬＵは一度論理和を求めるだけで、すなわち従来
は２マシンサイクルの時間かかっていたものを１マシン
サイクルの時間で、メモリ上の指定データの指定ビット
のみ取り出されてそれがレジスタに順次格納されること
になり、制御処理が簡略化されて処理が高速に行われ
る。
を求めておりこれに１マシンサイクルの時間かかってい
たが、この論理積の制御処理をＡＮＤ回路で自動的に求
め、また、従来は制御回路の制御によりレジスタのデー
タをシフト回路で１ビットシフトさせていたが、この１
ビットシフトの制御処理を１ビットシフト回路で自動的
に求めるので、一つのビットのレジスタへの格納につい
て、ＡＬＵは一度論理和を求めるだけで、すなわち従来
は２マシンサイクルの時間かかっていたものを１マシン
サイクルの時間で、メモリ上の指定データの指定ビット
のみ取り出されてそれがレジスタに順次格納されること
になり、制御処理が簡略化されて処理が高速に行われ
る。
【００１１】
【実施例】以下、本発明の一実施例について図面を参照
しながら説明する。なお、従来例と同一の作用効果を奏
するものには同一の符号を付してその説明を省略する。
しながら説明する。なお、従来例と同一の作用効果を奏
するものには同一の符号を付してその説明を省略する。
【００１２】図１は本発明の一実施例の演算装置を示す
ブロック図である。図１において、ＡＮＤ回路11はシフ
ト回路２とＡＬＵ12の間に介装され、シフト回路２の出
力の最下位ビット（ＬＳＢ）以外のビットをゼロにす
る。１ビットシフト回路13はレジスタ14の出力端とＡＬ
Ｕ12の入力端の間に介装され、レジスタ14からの出力を
左に１ビットシフトを行う。制御回路15はメモリ回路
１、レジスタ３およびＡＬＵ12に接続され、これらを制
御する。
ブロック図である。図１において、ＡＮＤ回路11はシフ
ト回路２とＡＬＵ12の間に介装され、シフト回路２の出
力の最下位ビット（ＬＳＢ）以外のビットをゼロにす
る。１ビットシフト回路13はレジスタ14の出力端とＡＬ
Ｕ12の入力端の間に介装され、レジスタ14からの出力を
左に１ビットシフトを行う。制御回路15はメモリ回路
１、レジスタ３およびＡＬＵ12に接続され、これらを制
御する。
【００１３】上記構成により以下その動作を説明する。
まず、メモリ回路１に格納されている複数のデータにつ
いて、それぞれのデータの指定ビットのみ取り出し、そ
れをレジスタ14に順次格納していく場合、制御回路15の
制御により、まず、レジスタ14にデータゼロがセットさ
れる。そして、メモリ回路１の指定番地の数値データの
指定ビットが最下位ビット（ＬＳＢ）の位置になるよう
にシフトするビット数を、制御回路15によりレジスタ３
にセットする。
まず、メモリ回路１に格納されている複数のデータにつ
いて、それぞれのデータの指定ビットのみ取り出し、そ
れをレジスタ14に順次格納していく場合、制御回路15の
制御により、まず、レジスタ14にデータゼロがセットさ
れる。そして、メモリ回路１の指定番地の数値データの
指定ビットが最下位ビット（ＬＳＢ）の位置になるよう
にシフトするビット数を、制御回路15によりレジスタ３
にセットする。
【００１４】次に、メモリ回路１の指定番地の数値デー
タがシフト回路２を通って、レジスタ３からの出力によ
り指定ビット分シフトされてＡＮＤ回路11に出力され
る。ＡＮＤ回路11でシフト回路２からの出力データの最
下位ビット（ＬＳＢ）以外のビットがゼロにされてＡＬ
Ｕ12に出力される。そして、制御装置15の制御により、
ＡＬＵ12にＡＮＤ回路11の出力と、レジスタ14からの出
力を１ビット左にシフトした１ビットシフト回路13の出
力が入力され、ＡＬＵ12は、これらのデータの論理和を
求め、その結果を再びレジスタ14にセットする。
タがシフト回路２を通って、レジスタ３からの出力によ
り指定ビット分シフトされてＡＮＤ回路11に出力され
る。ＡＮＤ回路11でシフト回路２からの出力データの最
下位ビット（ＬＳＢ）以外のビットがゼロにされてＡＬ
Ｕ12に出力される。そして、制御装置15の制御により、
ＡＬＵ12にＡＮＤ回路11の出力と、レジスタ14からの出
力を１ビット左にシフトした１ビットシフト回路13の出
力が入力され、ＡＬＵ12は、これらのデータの論理和を
求め、その結果を再びレジスタ14にセットする。
【００１５】以上のように、制御回路15は、レジスタ14
へのゼロデータセットを最初のみ行って、レジスタ14の
最下位ビット（ＬＳＢ）位置に対応したシフト数のレジ
スタ３へのセット、さらにＡＬＵ12によるＡＮＤ回路11
出力と１ビットシフト回路12出力の論理和よりなる制御
処理を繰り返すだけで、メモリ回路１に格納されている
複数のデータについて、それぞれのデータの指定ビット
のみ取り出してそれをレジスタ14に順次格納していくこ
とができる。
へのゼロデータセットを最初のみ行って、レジスタ14の
最下位ビット（ＬＳＢ）位置に対応したシフト数のレジ
スタ３へのセット、さらにＡＬＵ12によるＡＮＤ回路11
出力と１ビットシフト回路12出力の論理和よりなる制御
処理を繰り返すだけで、メモリ回路１に格納されている
複数のデータについて、それぞれのデータの指定ビット
のみ取り出してそれをレジスタ14に順次格納していくこ
とができる。
【００１６】したがって、従来のように、制御回路６出
力とシフト回路２出力の論理積をＡＬＵ４を介して制御
処理していたものを、シフト回路２出力との論理積をＡ
ＮＤ回路11で自動的に求め、かつ、従来のように、レジ
スタ５ｂのデータに対する左１ビットシフトを制御回路
６によりシフト回路２で制御処理していたものを、レジ
スタ14のデータに対する左１ビットシフトを１ビットシ
フト回路13で自動的に求めるため、各制御処理が簡略化
される。すなわち、ＡＬＵ４の演算処理を論理和の１回
の使用だけで、一つのビットのレジスタ14への格納を行
うことができ、制御処理ステップは減少する。したがっ
て、高速に、メモリ上の指定データの指定ビットのみ取
り出してそれをレジスタ14に順次格納することができ
る。
力とシフト回路２出力の論理積をＡＬＵ４を介して制御
処理していたものを、シフト回路２出力との論理積をＡ
ＮＤ回路11で自動的に求め、かつ、従来のように、レジ
スタ５ｂのデータに対する左１ビットシフトを制御回路
６によりシフト回路２で制御処理していたものを、レジ
スタ14のデータに対する左１ビットシフトを１ビットシ
フト回路13で自動的に求めるため、各制御処理が簡略化
される。すなわち、ＡＬＵ４の演算処理を論理和の１回
の使用だけで、一つのビットのレジスタ14への格納を行
うことができ、制御処理ステップは減少する。したがっ
て、高速に、メモリ上の指定データの指定ビットのみ取
り出してそれをレジスタ14に順次格納することができ
る。
【００１７】なお、本実施例では１ビットシフト回路13
によりレジスタ14からの出力を左１ビットシフトさせた
が、１ビットシフト回路13のシフト方向を右に１ビット
シフトさせてもよく、この場合には、シフト回路２を最
上位ビットにシフトさせなければならない。
によりレジスタ14からの出力を左１ビットシフトさせた
が、１ビットシフト回路13のシフト方向を右に１ビット
シフトさせてもよく、この場合には、シフト回路２を最
上位ビットにシフトさせなければならない。
【００１８】
【発明の効果】以上のように本発明によれば、シフト回
路の出力のうち最上位ビットまたは最下位ビット以外を
ゼロにするＡＮＤ回路をシフト回路とＡＬＵの間に設
け、かつ、レジスタの出力を右または左に１ビットシフ
トを行う１ビットシフト回路をレジスタとＡＬＵの間に
設けたことにより、各制御処理ステップを簡略化するこ
とができ、したがって、高速に、メモリ上の指定データ
の指定ビットのみ取り出してそれをレジスタに順次格納
することができるものである。
路の出力のうち最上位ビットまたは最下位ビット以外を
ゼロにするＡＮＤ回路をシフト回路とＡＬＵの間に設
け、かつ、レジスタの出力を右または左に１ビットシフ
トを行う１ビットシフト回路をレジスタとＡＬＵの間に
設けたことにより、各制御処理ステップを簡略化するこ
とができ、したがって、高速に、メモリ上の指定データ
の指定ビットのみ取り出してそれをレジスタに順次格納
することができるものである。
【図１】本発明の一実施例における演算装置の構成を示
すブロック図である。
すブロック図である。
【図２】従来の演算装置の構成を示すブロック図であ
る。
る。
１ メモリ回路 ２ シフト回路 ３、14 レジスタ 11 ＡＮＤ回路 12 演算ユニット（ＡＬＵ） 13 １ビットシフト回路 15 制御回路
Claims (1)
- 【特許請求の範囲】 【請求項１】 メモリからのデータの指定ビットが最上
位ビットまたは最下位ビットと同じ位置になるように前
記データをシフトするシフト回路と、前記シフト回路の
出力のうち最上位ビットまたは最下位ビット以外をゼロ
にするアンド回路と、データを格納するレジスタと、前
記アンド回路が前記シフト回路の出力のうち最上位ビッ
ト以外をゼロにする場合は前記レジスタ出力の右１ビッ
トシフトを行い、または、前記アンド回路が前記シフト
回路の出力のうち最下位ビット以外をゼロにする場合は
前記レジスタ出力の左１ビットシフトを行う１ビットシ
フト回路と、前記１ビットシフト回路出力とアンド回路
出力の論理演算を行って前記メモリ上の指定データの指
定ビットを前記レジスタに順次格納させる演算ユニット
とを備えた演算装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3180082A JPH0527969A (ja) | 1991-07-22 | 1991-07-22 | 演算装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3180082A JPH0527969A (ja) | 1991-07-22 | 1991-07-22 | 演算装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0527969A true JPH0527969A (ja) | 1993-02-05 |
Family
ID=16077142
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3180082A Pending JPH0527969A (ja) | 1991-07-22 | 1991-07-22 | 演算装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0527969A (ja) |
-
1991
- 1991-07-22 JP JP3180082A patent/JPH0527969A/ja active Pending
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