JPH05143449A - 主記憶データ書込制御方法 - Google Patents

Abstract

(57)【要約】 【目的】本発明は、ストア命令発行時に実行する主記憶
データ書込制御方法に関し、後続のアクセス要求処理の
高速化を実現することを目的とする。 【構成】中央処理装置が、先行パイプライン処理に従っ
てキャッシュに書込対象のデータが保持されているか否
かを検索し、後行パイプライン処理に従って、主記憶装
置に対して書込データの書込要求を発行していくととも
に、書込対象のデータが保持されていると判断されると
きにはキャッシュに書込データを書き込んでいく主記憶
データ書込制御方法において、先行パイプライン処理に
従って、キャッシュに書込対象のデータが保持されてい
ると判断されるときには、後続のキャッシュへのアクセ
ス要求を禁止して後行パイプライン処理の実行に入るよ
う処理し、一方、保持されていないと判断されるときに
は、後続のアクセス要求を許可しつつ後行パイプライン
処理の実行に入るよう処理するように構成する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ストア命令発行時に、
キャッシュメモリと主記憶装置とに主記憶データを書き
込んでいくときに実行する主記憶データ書込制御方法に
関し、特に、後続のアクセス要求処理の高速化を実現で
きる主記憶データ書込制御方法に関するものである。

【０００２】データ処理装置では、中央処理装置内に主
記憶データの写しを一時的に保持するキャッシュメモリ
を備える構成を採って、主記憶装置までアクセスにいか
なくても主記憶データを入手できるようにする構成を採
っている。一方、中央処理装置上で走行するプログラム
は、ストア命令を発行していくことで主記憶装置の主記
憶データを書き換えていくことになる。このストア命令
が発行されるときにあって、キャッシュメモリにストア
対象のデータが保持されているときには、ストアデータ
をキャッシュメモリにも書き込んでいくよう制御する構
成を採ることになるが、このときに、他のアクセス要求
処理が無駄に待たされることのないようにしていく必要
がある。

【０００３】

【従来の技術】図５に、データ処理装置のシステム構成
を図示する。この図に示すように、データ処理装置は、
中央処理装置１と、主記憶制御装置２と、主記憶装置３
とから構成されるものである。

【０００４】この中央処理装置１は、Ｉユニットと、Ｅ
ユニットと、キャッシュメモリ４を備えるＳユニットと
から構成されるものであって、Ｉユニットは、Ｓユニッ
トに対して主記憶データの参照要求を、あるいは，スト
アデータの書き込みのストア要求を発行し、Ｅユニット
は、Ｓユニットに対してそのストアデータを発行し、Ｓ
ユニットは、Ｉユニットの発行する主記憶データ参照要
求を受けて、キャッシュメモリ４から参照要求のあるデ
ータを読み出してＩユニット及びＥユニットに通知し、
更に、Ｉユニット及びＥユニットの発行するストア要求
を受けて、キャッシュメモリ４にストアデータを書き込
んでいくとともに、主記憶制御装置２に対してストア要
求を発行していくよう処理することになる。

【０００５】ここで、図中の「ＳＴ ＲＥＱ」信号は、
Ｉユニットの発行するストア要求、「ＲＥＱ ＡＤＲ
Ｓ」信号は、そのストア要求や参照要求のアクセス先を
指定するＩユニットの発行するアドレス情報、「ＲＥＱ
ＶＬＤ」信号は、そのストア要求や参照要求の有効性
を表示するＩユニットの発行する有効情報である。

【０００６】中央処理装置１のＳユニットでは、パイプ
ライン構成に従ってキャッシュメモリ４を制御する構成
を採って、ストア命令については、第１フローと第２フ
ローという２つの処理フローに従って、キャッシュメモ
リ４を制御する構成を採っている。すなわち、ストア命
令が発行されるときには、最初の第１フローで、キャッ
シュメモリ４にストア対象のデータが保持されているか
否かを検索し、次の第２のフローで、主記憶制御装置２
に対してストアデータとストアアドレスとを指定してス
トア要求を発行していくとともに、そのストアデータを
キャッシュメモリ４に書き込んでいく構成を採ってい
る。

【０００７】次に、図６に従って、このストア命令が発
行されるときにおける従来のキャッシュメモリ４の制御
処理について詳細に説明する。図６中、４ａはキャッシ
ュメモリ４を構成するキャッシュ・データアレイ、４ｂ
はキャッシュメモリ４を構成するキャッシュ・ディレク
トリ、５はストア要求生成回路であって、主記憶制御装
置２に対してのストア要求を生成するもの、６は第１の
セレクタであって、Ｉユニットの発行する上述の要求ア
ドレス（ＲＥＱ ＡＤＲＳ信号）と、ストア処理の第１
フローから戻されるストアアドレスのいずれか一方を
選択してパイプラインに投入するものである。

【０００８】７は比較器であって、第１のセレクタ６に
より選択されたアドレスの持つ索引アドレスにより読み
出されるキャッシュ・ディレクトリ４ｂからのタグ情報
と、その選択されたアドレスの対応部分とを比較するこ
とで、キャッシュ・データアレイ４ａにアクセス対象の
データが保持されているか否かを判断するもの、８は第
２のセレクタであって、第１のセレクタ６により選択さ
れたアドレスの持つ索引アドレスにより読み出されるキ
ャッシュ・データアレイ４ａからのキャッシュデータの
中に含まれるアクセス対象のキャッシュデータの選択処
理を実行するものである。

【０００９】９は第１のＡＮＤ回路であって、ストア処
理の第２フローの第１番目のステートの実行に入ってい
ないときに、Ｉユニットから上述のストア要求（ＳＴ
ＲＥＱ信号）と有効情報（ＲＥＱ ＶＬＤ信号）と
が送出されてくるとハイレベル値を出力するもの、１０
は第２のＡＮＤ回路であって、ストア処理の第２フロー
の第１番目のステートの実行に入っていないときに、Ｉ
ユニットから上述の有効情報（ＲＥＱ ＶＬＤ信号）
が送出されてくるとハイレベル値を出力するもの、１１
はインバータ回路であって、ストア処理の第２フローの
第１番目のステートの実行に入っていないときに、第１
及び第２のＡＮＤ回路９，１０に対してハイレベル値を
出力するものである。

【００１０】“Ｗ・Ｓ／ＤＲ”は、Ｅユニットの発行す
るストアデータを各パイプラインステートでラッチす
るレジスタ、“Ｔ・Ｂ・Ｒ／ＡＲ”は、第１のセクレタ
６の選択するアドレスを各パイプラインステートでラッ
チするレジスタである。この最終段の“Ｒ／ＡＲ”の出
力するアドレスが、ストアアドレスとして第１のセレ
クタ６に戻されることになる。“Ｂ／ＭＲ”は、比較器
７の比較結果をパイプライン処理のＢステートでラッチ
するレジスタ、“ＣＤＲ”は、第２のセレクタ８の選択
するキャッシュデータをラッチするレジスタである。

【００１１】“Ｔ・Ｂ・Ｒ／ＳＴ”は、第１のＡＮＤ回
路９の出力するストア要求情報を各パイプラインステー
トでラッチすることで、ストア処理の第１フローである
ことを表示するレジスタである。この最終段の“Ｒ／Ｓ
Ｔ”の出力値（インバータ回路１１の入力として用い
られるもので、以下、ＨＩ ＲＥＱ信号と称する）が、
ストア処理の第１フローの実行終了、すなわち第２フロ
ーの実行開始を表示することになる。“Ｔ・Ｂ・Ｒ／Ｖ
ＬＤ”は、第２のＡＮＤ回路１０の出力する有効情報を
各パイプラインステートでラッチすることで、Ｉユニッ
トから送出される各々の要求処理の有効を表示するレジ
スタ、“Ｗ・Ｓ／ＶＬＤ”は、“Ｒ／ＳＴ”の出力する
ＨＩ ＲＥＱ信号を各パイプラインステートでラッチ
することで、ストア処理の第２フローの有効を表示する
レジスタである。

【００１２】このように構成される従来構成にあって、
Ｉユニットが要求アドレス（ストアアドレスとなるも
のである）と有効情報とを指定してストア要求を発
行すると、ストア処理の第１フローが実行されることに
なる。すなわち、各ステートの“Ｔ・Ｂ・Ｒ／ＳＴ”と
“Ｔ・Ｂ・Ｒ／ＶＬＤ”の有効フラグをＯＮにしなが
ら、第１のセレクタ６の出力する要求アドレスでキャ
ッシュ・ディレクトリ４ｂを索引し、比較器７でキャッ
シュ・データアレイ４ａにストア対象のデータが保持さ
れているのか否かを判断していくとともに、この第１フ
ローの終了時点で、“Ｒ／ＳＴ”の出力するＨＩ ＲＥ
Ｑ信号の同期信号に従って、ストア要求生成回路５に
ストアアドレスを通知していくのである。

【００１３】このストア処理の第１フローの実行終了，
すなわち第２フローの実行開始に同期して，Ｅユニット
がストアデータを発行する。すなわち、第１のセレク
タ６が、“Ｒ／ＳＴ”の出力するＨＩ ＲＥＱ信号に
従って“Ｒ／ＡＲ”の出力するストアアドレスを選択
し、各ステートの“Ｗ・Ｓ／ＶＬＤ”の有効フラグをＯ
Ｎにしながら、この第１のセレクタ６の出力するストア
アドレスに従ってキャッシュ・データアレイ４ａにス
トアデータを書き込んでいくとともに、このストアデ
ータをストア要求生成回路５に通知していくのであ
る。

【００１４】このようにして、第１フローの実行終了，
すなわち第２のフローの実行開始時にストアアドレスと
ストアデータが通知されると、ストア要求生成回路５
は、主記憶制御装置２に対して、このストアデータとス
トアアドレスとを指定してストア要求を発行していくこ
とになる。

【００１５】ここで、第１フローでストア対象のデータ
がキャッシュ・データアレイ４ａに保持されていない場
合には、第２フローでキャッシュ・データアレイ４ａの
データを書き換える必要がないので、実際には、第２フ
ローのＳサイクルで実行されることになるストアデータ
の書込処理は抑止される。

【００１６】

【発明が解決しようとする課題】このように、従来技術
では、第１のセレクタ６の選択処理を“Ｒ／ＳＴ”の出
力するＨＩ ＲＥＱ信号に従って制御する構成を採っ
ている。すなわち、キャッシュ・データアレイ４ａにス
トア対象のデータが保持されているいないに関係なく、
ストア処理の第１フローの実行終了、すなわち、第２フ
ローの実行開始時に、一律に、後続のアクセス要求の要
求アドレスの入力を排除していく構成を採っている。

【００１７】これから、図７のタイムチャートに示すよ
うに、例えば、Ｉユニットからストア要求に続いて、フ
ェッチ１、フェッチ２、フェッチ３というフェッチ要求
がある場合に、図中の〔α〕部分で示すように、キャッ
シュ・データアレイ４ａにストア対象のデータが保持さ
れていない場合であっても、ストア要求の第２フローの
第１番目のステートと重なるフェッチ３の処理が１ステ
ート分待たされるという問題点があった。すなわち、キ
ャッシュ・データアレイ４ａにストア対象のデータが保
持されていない場合には、キャッシュ・データアレイ４
ａにストアデータを書き込む必要がないことから、直ち
に後続のアクセス要求を受け付けることが可能であるに
もかかわらず、そのアクセス要求を待たせてしまうとい
う問題点があったのである。

【００１８】本発明はかかる事情に鑑みてなされたもの
であって、ストア命令発行時にキャッシュメモリと主記
憶装置とにストアデータを書き込んでいくときにあっ
て、後続のアクセス要求処理の高速化を実現できるよう
にする新たな主記憶データ書込制御方法の提供を目的と
するものである。

【００１９】

【課題を解決するための手段】図１に本発明の原理構成
を図示する。図中、１は中央処理装置、２は主記憶制御
装置、３は主記憶装置である。

【００２０】２０は中央処理装置１の備えるアクセス要
求部であって、主記憶データの参照要求を発行，あるい
は，ストアデータの書き込みのストア要求を発行するも
のである。２１は中央処理装置１の備えるキャッシュ制
御部であって、パイプラインで構成されて、アクセス要
求部２０が主記憶データの参照要求を発行するときに、
キャッシュ・データアレイ２２ａとキャッシュ・ディレ
クトリ２２ｂとから構成されるキャッシュメモリから参
照要求のあるデータを読み出して、アクセス要求部２０
に通知していくものである。

【００２１】このキャッシュ制御部２１は、アクセス要
求部２０がストア要求を発行するときには、先行するパ
イプライン処理に従って、キャッシュメモリにストア対
象のデータが保持されているか否かを検索し、後行する
パイプライン処理に従って、主記憶制御装置２に対して
ストアデータの書込要求を発行していくとともに、先行
するパイプライン処理の検索結果によりキャッシュメモ
リにストア対象のデータが保持されていると判断される
ときには、キャッシュメモリにストアデータを書き込ん
でいくことになる。

【００２２】キャッシュ制御部２１は、この制御処理を
実行するために、アクセス要求部２０の発行する要求ア
ドレスと、先行するパイプライン処理から戻されるスト
アアドレスのいずれか一方を選択してパイプラインに投
入する選択部２３と、アクセス要求部２０の発行するス
トア要求を受けて主記憶制御装置２に対してストア要求
を発行するストア要求発行部２４と、ストア要求発行部
２４にストアアドレスならびにストアデータの読込指示
を制御するとともに、ストアアドレスがキャッシュ・デ
ィレクトリ２２ｂに管理されているか否かの検索情報に
従って選択部２３の選択処理を制御する制御部２５とを
備える構成を採る。

【００２３】

【作用】本発明では、アクセス要求部２０は、ストア要
求を発行するときには、先ず最初に、要求アドレスとし
てストアアドレスを発行し、続いて、このストアアドレ
スがキャッシュ制御部２１のパイプラインのＲステート
から選択部２３に戻されてくる時点に同期させて、書き
込むべきストアデータを発行する。一方、制御部２５
は、パイプラインのＲステートにキャッシュヒット（ス
トア対象のデータをキャッシュデータアレイ２２ａに保
持している）したストア要求が投入されていないときに
は、選択部２３がアクセス要求部２０の発行する要求ア
ドレスを選択していくよう制御する。

【００２４】これから、アクセス要求部２０が要求アド
レスとしてストアアドレスを発行すると、選択部２３
は、この発行されたストアアドレスをパイプラインに投
入し、この投入処理を受けて、は、ストア対象のデータ
がキャッシュ・データアレイ２２ａに保持されているか
否かキャッシュ・ディレクトリ２２ｂを検索し、制御部
２５は、この検索結果を受け取るとともに、ストアアド
レスがパイプラインのＲステートに流れてくるときに、
ストア要求発行部２４にストアアドレスの読み込みを指
示していく。

【００２５】このパイプラインのＲステートに流されて
きたストアアドレスは、選択部２３に戻されることにな
るが、制御部２５は、キャッシュ・ディレクトリ２２ｂ
がストア対象のデータの保持を示すときには、選択部２
３がアクセス要求部２０の発行する後続のアクセス要求
の要求アドレスを待たせてこのストアアドレスを選択し
ていくよう制御し、保持しないときには、このストアア
ドレスを排除して直ちに後続の要求アドレスを選択して
いくよう制御する。

【００２６】このストアアドレスの選択指示を受け取る
と、選択部２３は、戻されてきたストアアドレスをパイ
プラインに投入し、この投入処理を受けて、キャッシュ
・データアレイ２２ａは、そのストアアドレスの指定す
る管理領域にアクセス要求部２０の発行するストアデー
タを書き込んでいくことで、ストア対象のデータを新た
なものに更新していく。一方、後続のアクセス要求の要
求アドレスの選択指示を受け取ると、選択部２３は、ア
クセス要求部２０の発行する後続の要求アドレスを直ち
にパイプラインに投入していく。そして、ストア要求発
行部２４は、アクセス要求部２０の発行するストアデー
タと上記ストアアドレスを同時に受け取ると、このスト
アアドレスとストアデータとを指定して、主記憶制御装
置２に対してストア要求を発行していく。

【００２７】このように、本発明では、キャッシュ・デ
ータアレイ２２ａにストア対象のデータが保持されてい
ない場合には、アクセス要求部２０の発行する後続のア
クセス要求の処理を待たせることなく直ちに実行してい
くのである。

【００２８】

【実施例】以下、実施例に従って本発明を詳細に説明す
る。図２に、本発明の一実施例を図示する。図中、図６
で説明したものと同じものについては同一の記号で示し
てあり、ないしに示す信号も同一の信号内容であ
る。

【００２９】“Ｒ／ＭＲ”は、図６で説明した“Ｂ／Ｍ
Ｒ”のラッチデータをパイプライン処理のＲステートで
ラッチするレジスタ、１２は“Ｒ／ＭＲ”の出力値を反
転させるインバータ回路である。１３は“Ｒ／ＭＲ”の
出力値と図６で説明した“Ｒ／ＳＴ”の出力値との論理
積値信号を出力する第３のＡＮＤ回路であって、“Ｒ
／ＭＲ”と“Ｒ／ＳＴ”の双方がハイレベル値を出力す
るときにハイレベル値を出力するものである。すなわ
ち、この第３のＡＮＤ回路１３は、キャッシュ・データ
アレイ４ａにアクセス対象のデータが保持されていると
きのストア処理の第１フローの実行終了時点においてハ
イレベル値を出力していくことになる。以下、この論理
積値信号をＨＡ ＲＥＱ信号と称する。

【００３０】１４はインバータ回路１２の出力値と“Ｒ
／ＳＴ”の出力値との論理積値信号を出力する第４の
ＡＮＤ回路であって、インバータ回路１２と“Ｒ／Ｓ
Ｔ”の双方がハイレベル値を出力するときにハイレベル
値を出力するものである。すなわち、この第４のＡＮＤ
回路１４は、キャッシュ・データアレイ４ａにアクセス
対象のデータが保持されていないときのストア処理の第
１フローの実行終了時点においてハイレベル値を出力す
るものである。以下、この論理積値信号をＨＢ ＲＥＱ
信号と称する。

【００３１】１５は第３のＡＮＤ回路１３の出力値と第
４のＡＮＤ回路１４の出力値との論理和値信号’を出
力するＯＲ回路であって、ＨＡ ＲＥＱ信号かＨＢ Ｒ
ＥＱ信号のいずれか一方がハイレベル値を出力するとき
にハイレベル値を出力するものである。すなわち、この
ＯＲ回路１５は、ストア処理の第１フローの実行終了時
点においてハイレベル値を出力するものである。この論
理和値信号’は、図６で説明したＨＩ ＲＥＱ信号と
同一の意味を持つので、以下、同様にＨＩ ＲＥＱ信号
と称することにする。

【００３２】本発明では、第３のＡＮＤ回路１３の出力
するＨＡ ＲＥＱ信号により第１のセレクタ６の選択
処理が制御される構成が採られて、ＨＡ ＲＥＱ信号
がハイレベル値を表示するときに、ストア処理の第１フ
ローから戻されるストアアドレスが選択されてＴ／Ａ
Ｒに出力される構成が採られる。従って、第１フローの
実行終了時点であっても、キャッシュ・データアレイ４
ａにアクセス対象のデータが保持されていない場合に
は、図５で説明したＩユニットの発行する要求アドレス
（ＲＥＱ ＡＤＲＳ信号）が選択されてＴ／ＡＲに出
力されるのである。そして、この構成に対応させて、本
発明では、ＨＩ ＲＥＱ信号’に換えて、このＨＡ Ｒ
ＥＱ信号をインバータ回路１１に入力していく構成を
採るものである。なお、ストア要求生成回路５に対して
は、ストア処理の第１フローの実行終了すなわち第２の
フローの実行開始時点でストアアドレスとストアデータ
を通知していくことに変わりはないので、従来技術通
り、ＨＩ ＲＥＱ信号’が同期信号として入力される
ことになる。

【００３３】次に、このように構成される実施例の動作
処理について説明する。図５で説明したＩユニットが要
求アドレス（ストアアドレスとなるものである）と有
効情報とを指定してストア要求を発行すると、スト
ア処理の第１フローが実行されることになる。すなわ
ち、各ステートの“Ｔ・Ｂ・Ｒ／ＳＴ”と“Ｔ・Ｂ・Ｒ
／ＶＬＤ”の有効フラグをＯＮにしながら、第１のセレ
クタ６の出力する要求アドレスでキャッシュ・ディレ
クトリ４ｂを索引し、比較器７でキャッシュ・データア
レイ４ａにストア対象のデータが保持されているのか否
かを判断していくとともに、この第１フローの終了時点
で、ＯＲ回路１５の出力するＨＩ ＲＥＱ信号’の同
期信号に従って、ストア要求生成回路５にストアアドレ
スを通知していくのである。

【００３４】このストア処理の第１フローの実行終了す
なわち第２のフローの実行開始時に、図５で説明したＥ
ユニットがストアデータを発行し，キャッシュ・デー
タアレイ４ａにストア対象のデータが保持されていると
きには、ＨＡ ＲＥＱ信号のハイレベル値表示に従っ
て、第１のセレクタ６が“Ｒ／ＡＲ”の出力するストア
アドレスを選択するので、各ステートの“Ｗ・Ｓ／Ｖ
ＬＤ”の有効フラグをＯＮにしながら、この第１のセレ
クタ６の出力するストアアドレスに従ってキャッシュ
・データアレイ４ａにストアデータを書き込んでいく
とともに、ストアデータをストア要求生成回路５に通
知していくのである。

【００３５】一方、キャッシュ・データアレイ４ａにス
トア対象のデータが保持されていないときには、ＨＡ
ＲＥＱ信号のローレベル値表示に従って、第１のセレ
クタ６がＩユニットの発行する後続のアクセス要求の要
求アドレス（ＲＥＱ ＡＤＲＳ信号）を選択するの
で、各ステートの“Ｔ・Ｂ・Ｒ／ＶＬＤ”の有効フラグ
をＯＮにしながら、第１のセレクタ６の出力する要求ア
ドレスでもってキャッシュ・データアレイ４ａの保持
するデータを読み出していくことで後続のアクセス要求
処理を実行していくとともに、ストア処理の第１のフロ
ーの実行終了すなわち第２フローの実行開始時に、Ｅユ
ニットの発行するストアデータをストア要求生成回路
５に通知していくのである。

【００３６】このようにして、第１フローの実行終了，
すなわち第２のフローの実行開始時にストアアドレスと
ストアデータが通知されると、ストア要求生成回路５
は、主記憶制御装置２に対して、このストアデータとス
トアアドレスとを指定してストア要求を発行していくこ
とになる。

【００３７】このように、本発明では、例えば、Ｉユニ
ットからストア要求に続いて、フェッチ１、フェッチ
２、フェッチ３というフェッチ要求がある場合にあっ
て、キャッシュヒットする場合には、図３のタイムチャ
ートに示すように、従来技術通りに、図中の〔α〕部分
で示すように、ストア要求の第２フローの第１番目のス
テートと重なるフェッチ３の処理を待たしていくもの
の、キャッシュミスヒットする場合には、図４のタイム
チャートに示すように、このフェッチ３の処理を待たさ
ないよう制御していくものである。

【００３８】

【発明の効果】以上説明したように、本発明によれば、
ストア命令発行時にキャッシュメモリと主記憶装置とに
ストアデータを書き込んでいくときに、キャッシュメモ
リにストア対象のデータが保持されていない場合には、
後続のアクセス要求の処理を待たすことなく直ちに実行
していく構成を採るものであることから、後続のアクセ
ス要求処理を高速に実行できるようになるのである。

【図面の簡単な説明】

【図１】本発明の原理構成図である。

【図２】本発明の一実施例である。

【図３】キャッシュヒットの場合のタイムチャートであ
る。

【図４】キャッシュミスヒットの場合のタイムチャート
である。

【図５】データ処理装置のシステム構成図である。

【図６】従来技術の構成図である。

【図７】従来技術のタイムチャートである。

【符号の説明】

１ 中央処理装置 ２ 主記憶制御装置 ３ 主記憶装置 ２０ アクセス要求部 ２１ キャッシュ制御部 ２２ａ キャッシュ・データアレイ ２２ｂ キャッシュ・ディレクトリ ２３ 選択部 ２４ ストア要求発行部 ２５ 制御部

Claims (1)

【特許請求の範囲】
1. 【請求項１】 中央処理装置(1) が、先行するパイプラ
   イン処理に従って、中央処理装置(1) 内のキャッシュメ
   モリ(22)に書込対象のデータが保持されているか否かを
   検索し、後行するパイプライン処理に従って、主記憶装
   置(3) に対して書込データの書込要求を発行していくと
   ともに、該先行パイプライン処理の検索結果によりキャ
   ッシュメモリ(22)に書込対象のデータが保持されている
   と判断されるときにはキャッシュメモリ(22)に書込デー
   タを書き込んでいくよう処理する主記憶データ書込制御
   方法において、 上記先行パイプライン処理に従って、キャッシュメモリ
   (22)に書込対象のデータが保持されていると判断される
   ときには、後続のキャッシュメモリ(22)へのアクセス要
   求を禁止して上記後行パイプライン処理の実行に入るよ
   う処理し、 上記先行パイプライン処理に従って、キャッシュメモリ
   (22)に書込対象のデータが保持されていないと判断され
   るときには、後続のキャッシュメモリ(22)へのアクセス
   要求を許可しつつ上記後行パイプライン処理の実行に入
   るよう処理することを、 特徴とする主記憶データ書込制御方法。