JPH01280851A - キャッシュ・ストア制御方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、キャッシュ・メモリを持つ計算機の性能向
上を図ったキャッシュ・ストア制御方式％式％ 〔従来の技術〕 第３図は従来のキャッシュ・ストア制御方式を示す構成
図である。

図において、１はキャッシュ・メモリで、インデックス
（Ｉｎｄｅｘ）部、ステータス（Ｓｔａｔｕｓ）部。

データ（ＤＡＴＡ）部及びタグ部等を有している。２は
アドレス・レジスタ、３はアドレスを保持するホールド
回路、４はタグ・サーチの結果を判定するためのヒツト
検知回路、５はキャッシュ・アクセス・リクエストの優
先順位を判定する優先順位判別回路、６は優先順位判別
回路Ｓによって優先権を得たキャッシュ・アクセス・リ
クエストをヒツト検知回路４の検知結果と併せて判定す
る書込み制御回路で、ストア可能状態ならば書込みを行
う。７はキャッシュ・アクセス・リクエスト・バス、８
はアドレス・ハス、９は書込みデータ・バスである。

次に動作について説明する。

ストア動作に際して、先ずアドレス・バス８を通して転
送されたキャッシュ・アクセス・アドレス情報をアドレ
ス・レジスタ２にセットし、更にホールド回路３によっ
て書込み動作が完ｒするまでそのアドレスを保持する。

次いで、そのアドレスでキャッシュ・メモリ１のタグ部
を読出し、ヒツト検知回路４でキャッシュ・ヒツトか否
（キャッシュ・ミス）かを判定する。この時、キャッシ
ュ・ミスした場合は、通常主メモリに対し、ブロック・
ロード要求を出力してキャッシュ・ヒツト状態にするか
、ここではキャッシュ・ミス時の詳細説明は周知である
ので省略する。

次に、上記キャッシュ・ヒツトの検知と並行して、すで
にキャッシュ・アクセス・リクエスト・バス７によって
転送されているリクエストを優先順位判別回路５で判定
し、キャッシュ・ストア・リクエストが優先であれば書
込み制御回路６が有意（有効）となり、書込みデータ・
バス９上に転送されている書込みデータをアドレス・レ
ジスタ２で示されたキャッシュ・メモリ１のデータ部に
書込む。

（発明が解決しようとする課題） 従来のキャッシュ・ストア制御方式は、以上のように構
成されているので、キャッシュ・ストア・リクエストを
出す而にアドレス及び書込みデータを求めなければなら
ず、更にリクエストを出した後は、キャッシュ・ヒツト
判別のためのタグ・リート動作とヒツト検知後のキャッ
シュ・データ・ライト動作の連続２回のメモリ・アクセ
スを必要とし、キャッシュ・リードに比へてストア動作
が高速にできないという問題点があった。

この発明は、上記のような問題点を解消するためになさ
れたもので、キャッシュ・ストア・リクエストを書込み
データが用意される館に出すことができ、キャッシュ・
ストア・アドレスとキャッシュ・ヒツト状態を保持し、
書込みデータが用意できた時点で、再度タグ・サーチす
ることなく高速にストアでき、高速ストア動作が可能な
キャッシュ・ストア制御方式を得ることを目的とする。

〔課題を解決するための手段〕

この発明に係るキャッシュ・ストア制御方式は、キャッ
シュ・メモリを有した計算機のキャッシュ・ストア制御
方式において、キャッシュ・アクセス・アドレスを保持
するアドレス・レジスタと、キャッシュ・ストア時のア
ドレスを保持するストア・アドレス・レジスタと、その
ストア・アドレスの有効性を判定する判定回路と、キャ
ッシュ・メモリへの書込みデータを保持するデータ・レ
ジスタとを備え、書込みデータの生成前に前記ストア・
アドレスに従ってキャッシュ・メモリのタグ・サーチを
行い、書込みデータの生成前に該データをキャッシュ・
メモリに書込むように構成したものである。

（作用） この発明のキャッシュ・ストア制御方式においては、書
込みデータの生成前にキャッシュ・ストア時のアドレス
に従ってキャッシュ・メモリのタグ・サーチを行うので
、書込みデータの生成時にタグ・サーチを行うことなく
キャッシュ・メモリへのデータ書込みを行うことができ
る。即ち、上記タグ・サーチ時にキャッシュ・ヒツト検
知を行うことかでき、従って、高速でストア動作を行う
ことができる。

（実施例） 以下、この発明の一実施例を図面に基づいて説明する。

第１図はこの発明に係る計算機のキャッシュ・ストア制
御方式を示す構成図で、従来の第３図と同一構成要素に
対しては同一符号を付して説明する。図において、１は
計算機に設けられたキャッシュ・メモリ、２はキャッシ
ュ・アクセス・アドレスを保持するアドレス・レジスタ
、４はタグ・サーチの結果を判定するためのヒツト検知
回路、５は優先順位判別回路、６は書込み制御回路、７
はキャッシュ・アクセス・リクエスト・バス、８はアド
レス・バス、９は書込みデータ・バス、１０はキャッシ
ュ・ストア時のアドレスを保持するストア・アドレス・
レジスタ、１１はアドレス選択回路、１２は上記ストア
・アドレスの有効性を↑１１定するキャッシュ・ストア
１８効性閂定回路、１３はストア保留リクエスト・フラ
グ、１４はストア・アドレス有効フラグ、１５はキャッ
シュ・メモリ１への古込みデータを保持する書込みデー
タ・バッファ・レジスタ、１６は書込みバス選択回路、
１７は読出しデータ・バスである。

次に動作について説明する。

キャッシュ・アクセス・リクエスト・バス７によって送
出されたキャッシュ・ストア・リクエストが優先順位ｆ
ｉｔ別回路５によって優先権を得ると、アドレス・レジ
スタ２をアドレス選択回路１１で選択してタグ・サーチ
を行い、その結果をヒツト検知回路４及びキャッシュ・
ストア有効性判定回路１２で判定する。この時、有効な
らばストア・アドレス有効フラグ１４をセットすると共
に、ストア保留リクエスト・フラグ１３をセットする。

その後、書込みデータ・バス９に書込みデータが送出さ
れるまで、他のキャッシュ・アクセス・リクエストを優
先順位判別回路５の制御の下に実行することかできる。

次に、書込みデータか生成されると、そのデータを古込
みデータ・バス９に送出すると同時に、キャッシュ・ア
クセス・リクエスト・バス７に８込データ・イネーブル
信号を送出し、優先順位判別回路５で他にキャッシュ・
アクセスが無ければ、ストア保留リクエストが優先権を
得、この時、ストア・アドレス有効フラグ１４がセット
されていれば、キャッシュ・ヒツトとみなし、ストア・
アドレス・レジスタ１０を選択して古込みデータ・バス
９上のデータを直接キャッシュ・メモリ１のデータ部に
書込む。もし、この時、優先権が取れない場合はそのデ
ータを書込みデータ・バッファ・レジスタ１５に書込ん
で保持すると同時に、ストア保留リクエスト・フラグ１
３の優先順位を上げ、優先権を得るまで待つ。

上記優先権が得られると、再度ストア・アドレス有効フ
ラグ１４をチエツクし、有効ならばストア・アドレス・
レジスタ１０で示されるキャッシュ・メモリ１のデータ
部に書込みデータ・バッファ・レジスタ１５内のデータ
を書込みパス選択回路１６により選択し、キャッシュ・
ストア動作を完了する。

第２図は上記キャッシュ・メモリ１の制御、演算制御及
びデータの流れの様子を示したものである。図中、１８
〜２１は第１図の書込みデータ・バス９及び読出しデー
タ・バス１７の接続先となる演算実行部の簡易構成要素
を示し、１８はデータ・レジスタ、１９はデータ・レジ
スタ１８の入力選択回路、２０は加算器、２１はアキュ
ームレータである。

なお、ここではアドレス・データの流れをわかり易くす
るため、毎マシンサイクル（Ｎ−Ｎ＋３）別に同一の構
成要素を配置しである。また、キャッシュ・メモリ制御
部と演算制御部は、説明の都合上１サイクル前後して接
続しである。

次に、各サイクル毎に動作を説明する。

（イ）サイクル（Ｎ）は、フェッチ（Ｆｅｔｃｈ）　　
・リクエスト（Ａ）が実行されている場合を示している
。

この時、アドレス・レジスタ２にフェッチ・アドレス（
Ａ）がセットされ、アドレス選択回路１を経由してキャ
ッシュ・リードを行う。また、キャッシュ・ヒツトした
読出しデータは、読出しデータ・バス１７に送出される
。

（ロ）サイクル（Ｎ＋１）では、ストア・リクエスト（
Ｂ）が実行される。

この時、アドレス・レジスタ２にはストア・アドレス（
Ｂ）がロードされ、アドレス選択回路１１を経由してタ
グ・サーチし、そのストアがヒツトしたか否かをヒツト
検知回路４で判定する。

同時に、演算制御部では書込みデータの計算を実行して
おり、アキュムレータ２１に書込みデータ（Ｙ）が生成
される。

（ハ）サイクル（Ｎ＋２）では、フェッチ・リクエスト
（Ｃ）が実行されると共に、書込みデータ（Ｙ）が書込
みデータ・バス９に送出される。

その際、サイクル（Ｎ＋１）でキャッシュ・ヒツトか検
知された場合、ストア・アドレス（Ｂ）がストア・アド
レス・レジスタ１０に転送され、ストア・アドレス有効
フラグ１４をセットする。同時に、ストア保留リクエス
ト・フラグ１３をセットする。

この例では、フェッチ・リクエスト（Ｃ）と上記生成さ
れたストア保留リクエストか競合するが、フェッチ・リ
クエスト（Ｃ）が優先権を得た場合を示している。

この時、古込みデータ・バス９に書込みデータ（Ｙ）が
送出されているので、そのデータを書込みデータ・バッ
ファ・レジスタ１５にロードし、ストア保留リクエスト
の優先順位を上げる。また、キャッシュ・メモリ１は、
アドレス・レジスタ２内のフェッチ・アドレス（Ｃ）で
アクセスされ、そのリード・データ（Ｚ）が読出しデー
タ・バス１７に送出される。

（ニ）サイクル（Ｎ＋３）では、外部からのキャッシュ
・アクセス・リクエストが無いため、サイクル（Ｎ＋２
）で生成されたストア保留りクエストか優先権を１ｉＩ
る。そして、アドレス選択回路１１はストア・アドレス
・レジスタ１０を選択し、ストア・アドレス有効フラグ
１４によりキャッシュ・ヒツトすることか判明するので
、書込みデータ・レジスタ１５内の書込みデータを書込
みバス選択回路１６で選択し、キャッシュ・ス）・アを
実行する。

以上、各サイクルを追フて説明したが、上記の例ではリ
クエストと実際のキャッシュ・アクセス・シーケンスか
異なっているが、アドレスを異なるものとしているので
、データの整合性は保持されている。また、ストア・ア
ドレス（Ｂ）とフェッチ・アドレス（Ｃ）が同一ブロッ
クを示す場合でも、優先順位判別回路５でストア保留リ
クエストを優先させることにより、データの整合性を保
証することができる。

なお、−Ｆ記実施例では、ストア保留リクエスト・フラ
グ１３を書込みデータが書込みデータ・バス９十に送出
されている場合と、書込みデータ・バッファ・レジスタ
１５にロードされている場合の双方で使用しているが、
これを複数個持つようにしても良い。同時に、アドレス
・レジスタ１０及び書込みデータ・バッファ・レジスタ
＋５を複数個持つようにしても良い。

また、上記実施例では、キャッシュ・ミス時のケースに
触わていないが、キャッシュ・ミス処理をキャッシュ・
ヒツト検知回路の結果に応じて行７ても良い。

このように、書込みデータの生成時にキャッシュ・スト
ア・アドレスに従ってタグ・サーチを行い、キャッシュ
・ヒツトを検出しくキャッシュ・ミスした場合は、主メ
モリをアクセスし、キャッシュ・メモリを更新すること
によりヒツト状態にする）、その後キャッシュ・ストア
有効アドレスを保持すると共に、その有効性を示すフラ
グをセットし、実際のキャッシュ・ストア・サイクルで
はそのフラグを見てキャッシュ・セットを判定している
。このため、書込みデータの生成時には、タグ・サーチ
を行うことなくそのデータをキャッシュ・メモリに書込
むことができ、ストア動作を最小のマシン・サイクルで
高速にて行うことかできる。また、Ｓ込みデータ生成時
待ちによるキャッシュ・アクセスのオーバーヘッドも減
少し、性能の向上も計ることができる。

〔発明の効果〕

以上のように、この発明によれば、キャッシュ・ストア
動作に必須のタグ・サーチを先行させ、タグ・サーチを
キャッシュ・データの生成と分離することにより、実際
にキャッシュ・データを書込む際にはタグ・サーチを必
要としない方式としたため、最小のマシン・サイクルで
高速にキャッシュ・ストア動作を行うことが可能となる
と共に、書込データ生成待ちによるキャッシュ・アクセ
スのオーバーヘッドを減らして性能向上を計ることがで
きるという効果がある。

【図面の簡単な説明】

第１図はこの発明の一実施例によるキャッシュ・ストア
制御方式を示す構成図、第２図は第１図の回路の詳細動
作を示す説明図、第３図は従来のキャッシュ・ストア制
御方式を示す構成図である。 ｌ・・・・・・キャッシュ・メモリ ２・・・・・・アドレス・レジスタ ４・・・・・・ヒツト検知回路 ５・・・・・・優先順位判別回路 ６・・・・・・書込み制御回路 １０・・・・・・ストア・アドレス・レジスタ１１・・
・・・・アドレス選択回路 １２・・・・・・キャッシュ・ストア有効性判定回路１
４・・・・・・ストア・アドレス有効フラグ１５・・・
・・・書込みデータ・バッファ・レジスタ１６・・・・
・・書込みバス選択回路 なお、図中、同一符号は同一または相当部分を示す。

Claims (1)

【特許請求の範囲】
1. キャッシュ・メモリを有した計算機のキャッシュ・スト
   ア制御方式において、キャッシュ・アクセス・アドレス
   を保持するアドレス・レジスタと、キャッシュ・ストア
   時のアドレスを保持するストア・アドレス・レジスタと
   、そのストア・アドレスの有効性を判定する判定回路と
   、キャッシュ・メモリへの書込みデータを保持するデー
   タ・レジスタとを備え、書込みデータの生成前に前記ス
   トア・アドレスに従ってキャッシュ・メモリのタグ・サ
   ーチを行い、書込みデータの生成時に該データをキャッ
   シュ・メモリに書込むようにしたことを特徴とするキャ
   ッシュ・ストア制御方式。