JPH0883207A - データ処理装置及びデータ処理方法 - Google Patents

Abstract

(57)【要約】 【目的】 データ処理装置の改善に関し、メモリアクセ
スを連続的に行い、データ処理部に間断なくデータを供
給して動作休止期間を最小にし、データ処理の高速化を
図る。 【構成】 パラメータに応じてＡＤＲアドレスを発生す
るアドレス生成部１１と、読出しデータを演算して、そ
の演算結果データをバス制御部に出力するデータ処理部
１２と、ＡＤＲアドレスによって指定される格納番地の
データを読出したり、ＡＤＷアドレスによって指定され
る格納番地にデータを書込み、それを記憶するメモリ１
３と、ＡＤＲアドレス及びＡＤＷを監視しながらデータ
の読出し動作を優先し、データの書込み動作を調整する
バス制御部１４とを備える。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、データ処理装置及びデ
ータ処理方法に関するものであり、更に詳しく言えば、
複数のバスマスタが１つのメモリを共有し、バス調停を
行いながらデータ処理を実行する装置及び方法の改善に
関するものである。近年、各種情報処理装置が高機能化
及び多様化される中で、データ処理の高速化が要求され
る。例えば、あるパラメータに対応するデータをメモリ
から読出し、このデータを使用してある演算処理を行
い、その結果，メモリから読出したデータに変更があっ
た場合に、そのデータ更新を行うシステム（リードモデ
ィファイライト動作）が採用される。

【０００２】これによれば、複数のバスマスタが１つの
メモリを共有してデータ処理を行う場合、各データ処理
ブロック毎にバス調停部が設けられ、バス要求に対して
その許可が得られた場合に、メモリアクセスを実行する
方法が採られる。しかし、バスマスタがバス要求を出力
してから、それが許可されるまで、データ読出し動作が
できなかったり、データ処理部で動作休止期間を生ずる
ことがある。

【０００３】そこで、メモリアクセスを連続的に行い、
データ処理部に間断なくデータを供給して動作休止期間
を最小にし、データ処理の高速化を図ることができる装
置及び方法が望まれている。

【０００４】

【従来の技術】図６は、従来例に係るデータ処理装置の
構成図を示している。例えば、バス調停機能付きデータ
処理装置は図６に示すように、メモリ３、アドレス生成
部＆転送制御部１及びデータ処理部２がバス５に接続さ
れ、制御部１及びデータ処理部２（バスマスタ）の間に
バス調停部４が接続されて成る。

【０００５】当該装置の機能は、データの整合性を取り
ながら、メモリ３を２つのバスマスタからアクセスする
場合、両バスマスタはバス調停部４にメモリアクセス要
求を出し、その許可が得られた後に、メモリアクセスを
行う。例えば、あるパラメータに対応するデータをメモ
リ３から読出し、このデータを使用して、ある演算処理
を行い、メモリ中の同一番地のデータを更新する場合、
まず、アドレス生成部＆転送制御部１は、外部からのパ
ラメータによってアドレス「００１」を生成する。アド
レス生成部はバス要求＝「０」をバス調停部４へ出力
し、それが許可された後に、メモリ３から該当するデー
タ「１１」を読出し、それを内部へ保持しデータ処理部
２の要求に応じて転送する。

【０００６】データ処理部２は受け取ったデータ「１
１」に基づいてデータ処理を行い、この結果、このデー
タが「１８」に変化したとすると、ここで、データ処理
部２はバス調停部４にバス要求＝「１」を出力し、それ
が許可された後に、アドレス「００１」に対応するデー
タ「１８」をメモリに書き込む。これにより、メモリ中
の同一格納番地のデータが更新される。

【０００７】

【発明が解決しようとする課題】ところで、従来例によ
れば、複数のバスマスタが１つのメモリを共有してデー
タ処理を行う場合、各データ処理ブロック毎にバス調停
部４を設け、該調停部４にメモリアクセス要求を出し、
その許可が得られた後に、メモリアクセスを実行してい
る。

【０００８】このため、メモリ３からデータを読み出し
てそれをデータ処理部２に転送する場合、アドレス生成
部＆転送制御部１がバス要求＝「０」をバス調停部４に
出力してから、それが許可されるまで、データ読出し動
作が中断する。このことで、動作休止期間（メモリアク
セスのデッド時間）が生ずる。このような動作休止期間
をハード的に補うとすると複雑なタイミング調停回路や
アクセスサイクルの変更が必要となる。

【０００９】これにより、バス調停のための無駄な時間
を費やし、データ処理の高速化の妨げとなったり、デー
タ更新を効率良く行うことができないという問題があ
る。本発明は、かかる従来例の問題点に鑑み創作された
ものであり、メモリアクセスを連続的に行い、データ処
理部に間断なくデータを供給して動作休止期間を最小に
し、データ処理の高速化を図ることが可能となるデータ
処理装置及びデータ処理方法の提供を目的とする。

【００１０】

【課題を解決するための手段】本発明に係るデータ処理
装置はその実施例を図１〜５に示すように、原理的な装
置は、データの読出しに関するリードアドレス及び該デ
ータの書込みに関するライトアドレスを監視しながらデ
ータの読出し動作を優先し、前記データの書込み動作を
調整する制御手段を備え、前記制御手段は、図２に示す
ように、リードアドレスを順次シフト保持する第１のレ
ジスタと、前記ライトアドレス及び該ライトアドレスに
付随したデータを順次シフト保持する第２のレジスタ
と、前記第１のレジスタによって順次シフトされたリー
ドアドレスの中で、先頭に位置するリードアドレスと前
記第２のレジスタによって順次シフトされる全てのライ
トアドレスとを比較して前記リードアドレスに一致した
ライトアドレスを出力するアドレス比較回路と、前記リ
ードアドレスに一致したライトアドレスに付随するデー
タを選択出力するデータ選択回路とを有することを特徴
とする。

【００１１】本発明の第１のデータ処理装置において、
前記第２のレジスタは、図４（Ｃ）に示すように、前記
リードアドレスに一致するライトアドレス及び該ライト
アドレスに付随したデータが出力された場合に、残りの
ライトアドレス及び該ライトアドレスに付随したデータ
を詰めることを特徴とする。本発明の第２のデータ処理
装置は、前記制御手段が、図５に示すように、メモリの
データ読出し番地を指定するリードアドレスを順次シフ
ト保持する第１のレジスタと、前記メモリに書き込むデ
ータを保持する第２のレジスタと、前記第１のレジスタ
に最初に保持されたリードアドレスと、新たに保持され
たリードアドレスとを比較してデータ選択信号を出力す
るアドレス比較回路と、データの更新を要求する信号及
び前記データ選択信号に基づいて前記最初に保持された
リードアドレス又は新たに保持されたリードアドレスの
いずれか一方を出力するデータ選択回路とを有すること
を特徴とする。

【００１２】本発明の原理的なデータ処理方法は、デー
タの読出しに関するリードアドレスと、該データの書込
みに関するライトアドレスとを監視しながらデータの読
出し動作を優先し、前記データの書込み動作を調整する
ことを特徴とする。本発明の第１のデータ処理方法は、
一方で、データの読出し番地を指定する複数のリードア
ドレスを順次保持し、他方で、データの書き込み番地を
指定する複数のライトアドレス及び該書き込み番地に書
き込むデータを付随して順次保持し、前記一方で、順次
保持されたリードアドレスの中で、先頭位置に保持され
たリードアドレスと前記他方で、順次保持された全ての
ライトアドレスとを比較し、前記リードアドレスと全て
のライトアドレスとを比較した結果、アドレスが一致す
るものがない場合には、前記先頭位置に保持されたリー
ドアドレスを出力し、前記アドレスが一致するものがあ
る場合には、前記リードアドレスに一致したライトアド
レスと、該ライトアドレスに付随したデータとを出力す
ることを特徴とする。

【００１３】本発明の第２のデータ処理方法は、一方
で、メモリのデータ読出し番地を指定するリードアドレ
スを順次保持し、他方で、前記メモリに書き込むデータ
を保持し、前記一方で、最初に保持されたリードアドレ
スと、新たに保持されたリードアドレスとを比較し、前
記２つのアドレスを比較した結果、前記アドレスが一致
しない場合には、新たに保持したリードアドレスを選択
し、前記アドレスが一致した場合に、前記最初のリード
アドレスをライトアドレスとして選択し、前記ライトア
ドレスに付随して前記保持されたデータを出力すること
を特徴とし、上記目的を達成する。

【００１４】

【作 用】次に、図１，２を参照しながら本発明の第１
のデータ処理装置の動作を説明する。例えば、リードア
ドレス及びライトアドレスが、図１に示すような制御手
段の一例となるバス制御部１４により監視され、データ
の書込み動作に対してデータの読出し動作が優先され、
該書込み動作が調整される。

【００１５】このため、従来例のバス調停方式のような
書込み動作を順次処理に左右されることなく、メモリか
らの読出しデータを間断なくデータ処理部に供給するこ
とができる。すなわち、図２に示すように、バス制御部
１４の第１のレジスタにリードアドレスが供給される
と、当該アドレスが順次シフト保持される。また、デー
タ処理部からのライトアドレス及び該ライトアドレスに
付随したデータが第２のレジスタで、順次シフト保持さ
れる。この第１のレジスタによって順次シフトされたリ
ードアドレスの中で、先頭に位置するリードアドレスと
第２のレジスタによって順次シフトされた全てのライト
アドレスとがアドレス比較回路で比較される。

【００１６】この際の比較結果で、アドレスが一致する
ものがない場合には、先頭位置に保持されたリードアド
レスがメモリに出力され、アドレスが一致するものがあ
る場合には、リードアドレスに一致したライトアドレス
と、該ライトアドレスに付随したデータとがデータ選択
回路により選択され、それらがメモリに出力される（第
１のデータ処理方法）。

【００１７】このため、アドレス比較回路でリードアド
レス及びライトアドレスが監視され、データの書込み動
作に対してデータの読出し動作を優先することができ、
該書込み動作を調整することができる。このことで、メ
モリからの読出しデータを間断なくデータ処理部に供給
することができる。また、メモリアクセスを連続的に行
うことができ、データ更新を効率良く行うことが可能と
なる。

【００１８】これにより、従来例に比べてバス調停のた
めの時間が無くなり、各データ処理ブロックでの動作休
止期間が削減され、データ処理の高速化を図ることが可
能となる。本発明の第２のデータ処理装置の動作を説明
する。例えば、図５に示すように、バス制御部１４の第
１のレジスタにより、リードアドレスが順次シフト保持
される。また、メモリに書き込むデータが第２のレジス
タにより保持される。ここで、最初に保持されたリード
アドレスと新たに保持されたリードアドレスとがアドレ
ス比較回路により比較される。この結果、データ選択信
号がデータ選択回路に出力される。データ選択回路で
は、データの更新を要求する信号及びデータ選択信号に
基づいて最初のリードアドレス又は新たなリードアドレ
スのいずれか一方が出力される。

【００１９】このため、２つのアドレスを比較した結
果、アドレスが一致しない場合には、新しなリードアド
レスが選択されて読出し動作が優先される。また、アド
レスが一致した場合には、最初のリードアドレスをライ
トアドレスとして選択し、ライトアドレスに付随して保
持されたデータをメモリに出力することができる。これ
により、リードアドレスを監視しながらデータの読出し
動作を優先させることができ、書込み動作を調整するこ
とができる。また、メモリアクセスを連続的に行うこと
ができ、データ更新を効率良く行うこと、及び、データ
処理の高速化を図ることが可能となる。

【００２０】

【実施例】次に、図を参照しながら本発明の各実施例に
ついて説明をする。図１〜５は、本発明の各実施例に係
るデータ処理装置及びデータ処理方法を説明する図であ
る。 （１）第１の実施例の説明 図１は、本発明の第１の実施例に係るデータ処理装置の
全体構成図であり、図２は、そのバス制御部の内部構成
図である。図３は、そのシフトレジスタの状態遷移図表
をそれぞれ示している。

【００２１】例えば、１つのメモリ１３を２つのバスマ
スタが共有してメモリアクセスするデータ処理装置は、
図１に示すように、アドレス生成部１１，データ処理部
１２，メモリ１３，バス制御部１４及びデータＦＩＦＯ
メモリ１５を備える。すなわち、アドレス生成部１１は
バスマスタの一例であり、外部から供給されるパラメー
タに応じてリードアドレス（以下ＡＤＲアドレスとい
う）を発生し、それをバス制御部１４に出力する。アド
レス生成部１１はメモリアクセス状況に無関係に、ＡＤ
Ｒアドレスを発生する。ＡＤＲアドレスはデータの読出
しに関するデータである。

【００２２】データ処理部１２はバスマスタの一例であ
り、読出しデータ（ＤＡＴＡ）を入力して，例えば、演
算処理をし、その演算結果データをバス制御部１４に出
力する。メモリ１３はバス１６に接続され、ＡＤＲアド
レスによって指定される格納番地のデータを読出した
り、ライトアドレス（以下ＡＤＷアドレスという）によ
って指定される格納番地にデータを書込み、それを記憶
する。データ処理部１２はメモリアクセス状況に無関係
に、例えば、演算処理を実行する。ＡＤＷアドレスはデ
ータの書込みに関するデータである。

【００２３】バス制御部１４は制御手段の一例であり、
バス１６とデータ生成部１２との間に接続され、ＡＤＲ
アドレス及びＡＤＷを監視しながらデータの読出し動作
を優先し、データの書込み動作を調整するものである。
バス制御部１４については図２において詳述する。な
お、データＦＩＦＯメモリ１５は、バス１６とデータ処
理部１２との間に接続され、データ処理されたデータを
入力して該データを順次シフトするものである。

【００２４】バス制御部１４は、例えば、図２に示すよ
うにデータコントロール用シフトレジスタ（以下単にリ
ードレジスタという）４１，メモリコントロール用シフ
トレジスタ（以下単にライトレジスタという）４２，ア
ドレス比較回路４３，セレクタ４４及びバス制御信号発
生回路４５から成る。リードレジスタ４１は、第１のレ
ジスタの一例であり、アドレス生成部１１からのＡＤＲ
アドレスを順次シフト保持し、ＡＤＷアドレスに優先し
てＡＤＲアドレスをバス制御信号発生回路４５に出力す
る。ライトレジスタ４２は第２のレジスタ４２の一例で
あり、ライトアドレスシフトレジスタ42Ａ及びライトデ
ータシフトレジスタ42Ｂを有する。レジスタ42Ａはデー
タ処理部１２からのＡＤＷアドレスを順次シフト保持す
る。レジスタ42Ｂはデータ処理部１２からのＡＤＷアド
レスに付随したデータを順次シフト保持する。ライトレ
ジスタ４２の内部構成については図３において詳述す
る。

【００２５】アドレス比較回路４３は、リードレジスタ
４１によって順次シフトされたＡＤＲアドレスの中で、
先頭に位置するＡＤＲアドレスと、ライトレジスタ４２
によって順次シフトされた全てのＡＤＷアドレスとを比
較してＡＤＲアドレスに一致したＡＤＷアドレスを出力
する。アドレス比較回路４３は、ＡＤＲアドレスに一致
するＡＤＷアドレスが見い出された場合に、アドレス比
較／選択信号ＳＡ１，ＳＡ２…をライトレジスタ４２や
セレクタ４４に出力する。

【００２６】セレクタ４４はデータ選択回路の一例であ
り、アドレス比較／選択信号ＳＡ１，ＳＡ２…等に応じ
て、ＡＤＲアドレスに一致したＡＤＷアドレスに付随す
るデータを選択し、それをバス制御信号発生回路４５に
出力する。バス制御信号発生回路４５はバス１６に接続
され、ＡＤＲアドレス，ＡＤＷアドレス及びデータを所
定電位に調整してバス１６に伝送する。当該回路４５は
データの書込み又は読出し動作を識別するデータイネー
ブル信号Ｒ／Ｗを発生し、それをメモリ１３，データＦ
ＩＦＯメモリ１５及びデータ処理部１２に転送する。

【００２７】ここで、ライトレジスタ４２の説明をす
る。例えば、ライトアドレスシフトレジスタ42Ａは、図
３に示すように、３つのメモリ回路421 ，423 ，425 及
び２つのセレクタ422 ，424 から成る。メモリ回路421
はシフト信号ＳＳに基づいてＡＤＷアドレスを保持す
る。セレクタ422 はアドレス比較／選択信号ＳＡ１に応
じてメモリ回路421 から出力されるＡＤＷアドレス又は
メモリ回路423 に保持されたＡＤＷアドレスをいずれか
を選択するものである。

【００２８】メモリ回路423 はシフト信号ＳＳに基づい
てＡＤＷアドレスを保持する。セレクタ424 はアドレス
比較／選択信号ＳＡ１に応じてメモリ回路423 から出力
されるＡＤＷアドレス又はメモリ回路424 に保持された
ＡＤＷアドレスをいずれかを選択するものである。アド
レス比較／選択信号ＳＡ１，ＳＡ２…は、アドレス比較
回路４３で、ＡＤＲアドレスに一致するＡＤＷアドレス
が見い出された場合にアサートされる。レジスタ42Ａは
１つ前のＡＤＷアドレスをシフトすることにより、一致
したＡＤＲ＝ＡＤＷアドレスを削除してＡＤＷアドレス
を１つ詰めて記憶する。レジスタ42Ｂについても同様な
機能を有する。

【００２９】これにより、ライトレジスタ４２では、Ａ
ＤＲアドレスに一致するＡＤＷアドレス及び該ＡＤＷア
ドレスに付随したデータが出力された場合に、残りのＡ
ＤＷアドレス及び該ＡＤＷアドレスに付随したデータを
詰めることができ、メモリのデータを効率良く更新する
とができる。これについては、図４（Ｃ）において説明
をする。

【００３０】次に、本発明の第１の実施例に係るデータ
処理方法について、当該装置の動作を説明する。例え
ば、図１に示したような１つのメモリ１３を２つのバス
マスタが共有してメモリアクセスする場合、アドレス生
成部１１からバス制御部１４のリードレジスタ４１にＡ
ＤＲアドレスが供給されると、当該アドレスが順次シフ
ト保持される。

【００３１】また、データ処理部からのＡＤＷアドレス
及び該ＡＤＷアドレスに付随したデータがライトレジス
タ４２で、順次シフト保持される。このリードレジスタ
４１によって順次シフトされたＡＤＲアドレスの中で、
先頭に位置するＡＤＲアドレスとライトレジスタ４２に
よって順次シフトされる全てのＡＤＷアドレスとがアド
レス比較回路で比較される。

【００３２】例えば、図４（Ａ）に示すように、リード
レジスタ４１の先頭のＡＤＲアドレス＝００１０と、ラ
イトレジスタ４２の全てのＡＤＷアドレス＝００５３，
００２２，０００２，００ＡＡ，００ＢＣ，００１１が
比較される。しかし、００１０に一致するものが無い。
この場合には、ＡＤＲアドレス＝００１０により、メモ
リからデータが読み出される。この際のデータリードで
は、メモリ１３から読み出されたデータが、データＦＩ
ＦＯメモリ１５に一旦書き込まれ、データ処理部１２に
転送される。

【００３３】また、アドレスが１つシフトすると、図４
（Ｂ）に示すように、リードレジスタ４１の先頭のＡＤ
Ｒアドレス＝０００２となり、これとライトレジスタ４
２の全てのＡＤＷアドレス＝００５３，００２２，００
０２，００ＡＡ，００ＢＣ，００１１が比較される。こ
の際には、０００２に一致するものが有る。この場合に
は、初めて、ＡＤＷアドレス＝ＡＤＲアドレス＝０００
２により、メモリ１３にＤＡＴＡ＝ＦＤが書き込まれ、
それが更新されると同時にデータＦＩＦＯメモリ１５に
書き込まれる。

【００３４】なお、ライトアクセスが可能となるのは、
リードアクセスが発生しないとき、ＡＤＲアドレスとＡ
ＤＷアドレスとが一致して、メモリ１３のデータ更新と
データ処理部１２へのデータ転送を同時に実行すると
き、ライトレジスタ４２のバッファが桁溢れ状態になっ
たときの何れかの場合である。この際のＡＤＷアドレス
に付随したデータは、データ選択回路により選択され、
それらがメモリ１３に出力される（第１のデータ処理方
法）。

【００３５】さらに、図４（Ｃ）に示すように、ＡＤＲ
アドレスに一致するＡＤＷアドレス＝０００２及びこれ
に付随したＤＡＴＡ＝ＦＤが出力されると、ライトレジ
スタ４２では、残りのＡＤＷアドレス＝００ＡＡ，００
ＢＣ，００１１及びそれに付随したＤＡＴＡ＝１４，Ｄ
Ｅ，Ｄ１が上位側に詰められる。また、データ処理部１
２は、データＦＩＦＯメモリ１５のデータイネーブル信
号Ｒ／Ｗを監視しながら、データＦＩＦＯメモリ１５内
のデータを順次処理する。

【００３６】これにより、データ処理部１２では、メモ
リアクセス状況に無関係に、データＦＩＦＯメモリ１５
から読み出してデータ処理を行うことができる。また、
バス制御部１4 を介してＡＤＲアドレスとＡＤＷアドレ
スとを監視しながらデータの読出し動作を優先したデー
タの書込み動作を調整することができる。このようにし
て、本発明の第１の実施例に係るデータ処理装置によれ
ば、図２に示すように、リードレジスタ４１，ライトレ
ジスタ４２，アドレス比較回路４３及びセレクタ４４を
有するバス制御部１４が設けられる。

【００３７】このため、レジスタ４１及び４２によりＡ
ＤＲ，ＡＤＷアドレスを一括管理し、アドレス比較回路
４３によりＡＤＲアドレス及びＡＤＷアドレスを監視す
ることにより、データの書込み動作に対してデータの読
出し動作を優先することができ、該書込み動作を調整す
ることができる。これにより、リード・ライト処理を統
合して実行することができ、従来例のバス調停方式のよ
うな書込み動作を順次処理に左右されることなく、メモ
リ１３からの読出しデータを間断なくデータ処理部１２
に供給することができる。

【００３８】すなわち、本発明の第１の実施例に係るデ
ータ処理方法によれば、一方で、ＡＤＲアドレスが順次
保持され、他方で、ＡＤＷアドレス及びデータが付随し
て順次保持された状態で、ＡＤＲアドレスの中で、先頭
位置に保持されたＡＤＲアドレスと他方で、順次保持さ
れた全てのＡＤＷアドレスとが比較され、その結果、ア
ドレスが一致するものがない場合には、先頭位置に保持
されたＡＤＲアドレスが出力され、アドレスが一致する
ものがある場合には、ＡＤＲアドレスに一致したＡＤＷ
アドレスと、該ＡＤＷアドレスに付随したデータとが出
力される。

【００３９】このため、リードアクセス及びライトアク
セスを連続的に行うことができ、従来例に比べてバス調
停のための時間が無くなり、各データ処理ブロックでの
動作休止期間が削減され、データ処理の高速化を図るこ
とが可能となる。また、リードアクセスとライトアクセ
スが同一アドレスの場合には、リードデータを無効とし
て新しいデータをメモリ１３とデータＦＩＦＯメモリ１
５とに転送することにより、データ更新等を効率良く行
うことが可能となる。

【００４０】（２）第２の実施例の説明 図５は、本発明の第２の実施例に係るデータ処理装置の
バス制御部の内部構成図を示している。第２の実施例で
は第１の実施例と異なり、レジスタの段数を少なくし、
アドレス比較対象を少なくしてリードアドレスを監視し
ながら、読出し動作及び書込み動作を調整するものであ
る。

【００４１】すなわち、本発明の第２のデータ処理装置
のバス制御部は、図５に示すように、アドレスシフトレ
ジスタ（以下単にリードレジスタという）５１，５２，
アドレス比較回路５３，セレクタ５４，バス制御信号発
生回路５５及びデータレジスタ５６を備える。リードレ
ジスタ５１は新しくメモリのデータ読出し番地を指定す
るＡＤＲアドレスを保持する記憶素子である。リードレ
ジスタ５２は、レジスタ５１からシフトされた最初のＡ
ＤＲアドレスを保持する記憶素子である。ＡＤＲアドレ
スは第１の実施例と同様に、アドレス生成部から供給さ
れる。

【００４２】アドレス比較回路５３は両レジスタ５１，
５２に記憶されたＡＤＲアドレスを比較してデータ選択
信号ＳＥをセレクタ５４に出力する。例えば、回路５３
は最初のＡＤＲアドレスと次のＡＤＲアドレスとが一致
した場合には、信号ＳＥ＝「Ｈ」レベルを出力し、アド
レス不一致の場合には、信号ＳＥ＝「Ｌ」レベルを出力
する。

【００４３】セレクタ５４はデータ更新要求信号ＳＮ及
びデータ選択信号ＳＥに基づいて最初のＡＤＲアドレス
又は次のＡＤＲアドレスのいずれか一方を出力する。信
号ＳＮは、例えば、データ処理部から供給され、メモリ
の同一格納番地のデータを更新する制御信号である。バ
ス制御信号発生回路５５は第１の実施例と同様に、バス
１６に接続され、ＡＤＲアドレス，ＡＤＷアドレス及び
データを所定電位に調整してバス１６に伝送する。デー
タレジスタ５６はメモリに書き込むデータ（ＤＡＴＡ）
を保持する記憶素子である。データはデータ処理部から
転送され、随時書換えられる。

【００４４】次に、本発明の第２の実施例に係るデータ
処理方法について当該バス制御部の動作を説明する。例
えば、アドレス生成部から図５に示すようなリードレジ
スタ５１に、最初のＡＤＲアドレスが供給されると、当
該ＡＤＲアドレスは次段のレジスタ５２にシフト保持さ
れ、次に、新たなＡＤＲアドレスがレジスタ５１に保持
される。また、メモリに書き込むデータが生じた場合に
は、データ処理部からレジスタ５６にデータが転送さ
れ、これが保持される。

【００４５】この状態で、最初のＡＤＲアドレスと新た
なＡＤＲアドレスとがアドレス比較回路５３により比較
される。この結果、データ選択信号ＳＥがセレクタ５５
に出力される。セレクタ５４では、データの更新要求信
号ＳＮ及びデータ選択信号ＳＥに基づいて最初のＡＤＲ
アドレス又は新たなＡＤＲアドレスのいずれか一方が出
力される。

【００４６】すなわち、２つのアドレスを比較した結
果、アドレスが一致しない場合には、信号ＳＥ＝「Ｈ」
レベルとなって、新たなＡＤＲアドレスが選択されて読
出し動作が優先される。これにより、メモリアクセス状
況に無関係に、データ処理部では、メモリから読み出さ
れたデータに基づく演算処理，つまり、レジスタ５２に
格納されたＡＤＲアドレスに基づくデータに関する演算
処理が実行される。

【００４７】また、レジスタ５１に新しいＡＤＲアドレ
スが供給され、しかも、信号ＳＮがアサートされ、更
に、アドレスが一致した場合には、信号ＳＥが「Ｌ」レ
ベルとなって、セレクタ５４より最初のＡＤＲアドレス
がＡＤＷアドレスとして選択され、ＡＤＷアドレスに付
随して保持されたデータがメモリに出力される（第２の
データ処理方法）。これにより、データ更新処理が実行
される。これと同時にＡＤＷアドレスに付随して保持さ
れたデータが、次の処理データとしてデータ処理部に転
送される。

【００４８】このようにして、本発明の第２の実施例に
係るデータ処理装置によれば、図５に示すように、リー
ドレジスタ５１，５２，アドレス比較回路５３，セレク
タ５４及びバス制御信号発生回路５５を有するバス制御
部が設けられる。このため、レジスタ５１及び５２によ
り、前後のＡＤＲアドレスを管理し、アドレス比較回路
５３により、２つのアドレスを比較した結果、アドレス
が一致しない場合には、最初のＡＤＲアドレスが選択さ
れて読出し動作が優先される。また、アドレスが一致し
た場合には、新たなＡＤＲアドレスをＡＤＷアドレスと
して選択し、ＡＤＷアドレスに付随して保持されたデー
タをメモリに出力することができる。

【００４９】これにより、少ないＡＤＲアドレスを監視
しながらデータの読出し動作を優先させることができ、
書込み動作を調整することができる。また、メモリアク
セスを連続的に行うことができ、データ更新を効率良く
行うこと、及び、データ処理の高速化を図ることが可能
となる。

【００５０】

【発明の効果】以上説明したように、本発明のデータ処
理装置及びデータ処理方法によれば、リードアドレス及
びライトアドレスとを監視しながらデータの読出し動作
が優先され、データの書込み動作が調整される。このた
め、書込み動作が従来例のような順次処理に左右される
ことが無くなり、メモリからの読出しデータを間断なく
データ処理部に供給することができる。また、メモリア
クセスを連続的に行うことができ、従来例に比べてバス
調停のための時間が無くなり、各データ処理ブロックで
の動作休止期間を削減することができる。また、データ
更新を効率良く行うことができる。

【００５１】これにより、データ処理能力の向上を図る
ことができ、高速メモリアクセス可能なデータ処理装置
の提供に寄与するところが大きい。

【図面の簡単な説明】

【図１】本発明の第１の実施例に係るデータ処理装置の
全体構成図である。

【図２】本発明の第１の実施例に係るバス制御部の内部
構成図である。

【図３】本発明の第１の実施例に係るライト側のレジス
タの内部構成図である。

【図４】本発明の第１の実施例に係るシフトレジスタの
状態遷移図である。

【図５】本発明の第２の実施例に係るバス制御部の内部
構成図である。

【図６】従来例に係るバス調停機能付きデータ処理装置
の構成図である。

【符号の説明】

１１…アドレス生成部、 １２…データ処理部、 １３…メモリ、 １４…バス制御部、 １５…データＦＩＦＯメモリ、 １６…バス、 ４１…データコントロール用シフトレジスタ、 ４２…メモリコントロール用シフトレジスタ、 42Ａ…ライトアドレスシフトレジスタ、 42Ｂ…ライトデータシフトレジスタ、 ４３，５３…アドレス比較回路、 ４４，422, 422, ５４…セレクタ、 ４５，５５…バス制御信号発生部、 ５１，５２…アドレスシフトレジスタ、 421, 423, 425 …メモリ回路、 ＡＤＲ…リードアドレス、 ＡＤＷ…ライトアドレス、 ＳＮ…データ更新要求信号、 ＳＥ…データ選択信号、 Ｒ／Ｗ…データイネーブル信号。

Claims (6)

【特許請求の範囲】
1. 【請求項１】 データの読出しに関するリードアドレス
   及び該データの書込みに関するライトアドレスを監視し
   ながらデータの読出し動作を優先し、前記データの書込
   み動作を調整する制御手段を備え、 前記制御手段は、リードアドレスを順次シフト保持する
   第１のレジスタと、前記ライトアドレス及び該ライトア
   ドレスに付随したデータを順次シフト保持する第２のレ
   ジスタと、前記第１のレジスタによって順次シフトされ
   たリードアドレスの中で、先頭に位置するリードアドレ
   スと前記第２のレジスタによって順次シフトされる全て
   のライトアドレスとを比較して前記リードアドレスに一
   致したライトアドレスを出力するアドレス比較回路と、
   前記リードアドレスに一致したライトアドレスに付随す
   るデータを選択出力するデータ選択回路とを有すること
   を特徴とするデータ処理装置。
2. 【請求項２】 前記第２のレジスタは、前記リードアド
   レスに一致するライトアドレス及び該ライトアドレスに
   付随したデータが出力された場合に、残りのライトアド
   レス及び該ライトアドレスに付随したデータを詰めるこ
   とを特徴とする請求項１記載のデータ処理装置。
3. 【請求項３】 前記制御手段は、メモリのデータ読出し
   番地を指定するリードアドレスを順次シフト保持する第
   １のレジスタと、前記メモリに書き込むデータを保持す
   る第２のレジスタと、前記第１のレジスタに最初に保持
   されたリードアドレスと、新たに保持されたリードアド
   レスとを比較してデータ選択信号を出力するアドレス比
   較回路と、データの更新を要求する信号及び前記データ
   選択信号に基づいて前記最初に保持されたリードアドレ
   ス又は新たに保持されたリードアドレスのいずれか一方
   を出力するデータ選択回路を有することを特徴とする請
   求項１記載のデータ処理装置。
4. 【請求項４】 データの読出しに関するリードアドレス
   と、該データの書込みに関するライトアドレスとを監視
   しながらデータの読出し動作を優先し、前記データの書
   込み動作を調整することを特徴とするデータ処理方法。
5. 【請求項５】 一方で、データの読出し番地を指定する
   複数のリードアドレスを順次保持し、他方で、データの
   書き込み番地を指定する複数のライトアドレス及び該書
   き込み番地に書き込むデータを付随して順次保持し、 前記一方で、順次保持されたリードアドレスの中で、先
   頭位置に保持されたリードアドレスと前記他方で、順次
   保持された全てのライトアドレスとを比較し、前記リー
   ドアドレスと全てのライトアドレスとを比較した結果、
   アドレスが一致するものがない場合には、前記先頭位置
   に保持されたリードアドレスを出力し、前記アドレスが
   一致するものがある場合には、前記リードアドレスに一
   致したライトアドレスと、該ライトアドレスに付随した
   データとを出力することを特徴とするデータ処理方法。
6. 【請求項６】 一方で、メモリのデータ読出し番地を指
   定するリードアドレスを順次保持し、他方で、前記メモ
   リに書き込むデータを保持し、 前記一方で、最初に保持されたリードアドレスと新たに
   保持されたリードアドレスとを比較し、前記２つのアド
   レスを比較した結果、前記アドレスが一致しない場合に
   は、新たに保持したリードアドレスを選択し、 前記アドレスが一致した場合に、前記最初に保持したリ
   ードアドレスをライトアドレスとして選択し、前記ライ
   トアドレスに付随して前記保持されたデータを出力する
   ことを特徴とするデータ処理方法。