JPH0514450B2 - - Google Patents
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- JPH0514450B2 JPH0514450B2 JP57074757A JP7475782A JPH0514450B2 JP H0514450 B2 JPH0514450 B2 JP H0514450B2 JP 57074757 A JP57074757 A JP 57074757A JP 7475782 A JP7475782 A JP 7475782A JP H0514450 B2 JPH0514450 B2 JP H0514450B2
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- JP
- Japan
- Prior art keywords
- logic
- precharge
- gate
- node
- output
- Prior art date
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- Expired - Lifetime
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
- H03K19/096—Synchronous circuits, i.e. using clock signals
- H03K19/0963—Synchronous circuits, i.e. using clock signals using transistors of complementary type
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Logic Circuits (AREA)
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は半導体LSI（大規模集積回路）特に論
理LSI、メモリーLSIに使用して好適する論理回
路に関する。
理LSI、メモリーLSIに使用して好適する論理回
路に関する。
従来、クロツク入力をもつｎ入力論理ゲートで
は、ベル研のMurphy等によつてドミノCMOSな
るものが公知である（ISSCC81，Technical
Digest P230）。これは、例えば第１図の如きナ
ンド回路１，２、オア回路３よりなる論理図を構
成するのに、第２図のようなトランジスタT1〜
T18を用いた回路を使用する。第２図のプリチヤ
ージ信号は、第３図で示したような波形をも
つ信号で、が低電位側電源Vss（接地）の時期
（区間１，３）をプリチヤージ時と呼び、が高
電位側電源Vccの時期（区間２）を動作時と呼
ぶ。上記プリチヤージ時、トランジスタT1，T5，
T13はオン（導通）するため、節点３１，３３，
２０はVccにプリチヤージされる。それはトラン
ジスタT4，T8，T16がオフ（遮断）のため、節点
３１，３３，２０は、直流的にはVssから切り離
されているためである。上記プリチヤージ時が終
了して動作時に入る前に、入力１１〜１４は確定
しているものとする。上記動作時に移行すると、
トランジスタT1，T5，T13はオフになり、トラン
ジスタT4，T8，T16はオンになる。もし入力１
１，１２が共に“Ｈ”（高）レベルならばトラン
ジスタT2，T3はオンし、節点３１は放置されて
低電位側電源レベルVssに落ちる。従つてトラン
ジスタT9，T10で構成されるインバータの出力は
“Ｈ”になり、トランジスタT14をオンにする。
そのため節点２０は放電されてVssに落ちる。こ
れでトランジスタT17，T18で構成されるインバ
ータの出力は“Ｈ”となり、所望の論理が組める
ことになる。論理入力の組み合わせが異なる場合
も同様である。
は、ベル研のMurphy等によつてドミノCMOSな
るものが公知である（ISSCC81，Technical
Digest P230）。これは、例えば第１図の如きナ
ンド回路１，２、オア回路３よりなる論理図を構
成するのに、第２図のようなトランジスタT1〜
T18を用いた回路を使用する。第２図のプリチヤ
ージ信号は、第３図で示したような波形をも
つ信号で、が低電位側電源Vss（接地）の時期
（区間１，３）をプリチヤージ時と呼び、が高
電位側電源Vccの時期（区間２）を動作時と呼
ぶ。上記プリチヤージ時、トランジスタT1，T5，
T13はオン（導通）するため、節点３１，３３，
２０はVccにプリチヤージされる。それはトラン
ジスタT4，T8，T16がオフ（遮断）のため、節点
３１，３３，２０は、直流的にはVssから切り離
されているためである。上記プリチヤージ時が終
了して動作時に入る前に、入力１１〜１４は確定
しているものとする。上記動作時に移行すると、
トランジスタT1，T5，T13はオフになり、トラン
ジスタT4，T8，T16はオンになる。もし入力１
１，１２が共に“Ｈ”（高）レベルならばトラン
ジスタT2，T3はオンし、節点３１は放置されて
低電位側電源レベルVssに落ちる。従つてトラン
ジスタT9，T10で構成されるインバータの出力は
“Ｈ”になり、トランジスタT14をオンにする。
そのため節点２０は放電されてVssに落ちる。こ
れでトランジスタT17，T18で構成されるインバ
ータの出力は“Ｈ”となり、所望の論理が組める
ことになる。論理入力の組み合わせが異なる場合
も同様である。
このようにドミノCMOS論理回路では、高電
位側電源Vccと低電位側電源Vssの間に直流パス
がないため、低消費電力である。また従来の
CMOS回路と異なり、論理を構成する部分のト
ランジスタ数も半減している。
位側電源Vccと低電位側電源Vssの間に直流パス
がないため、低消費電力である。また従来の
CMOS回路と異なり、論理を構成する部分のト
ランジスタ数も半減している。
しかしながら上記ドミノCMOS論理回路にあ
つては、トランジスタT16は必須構成である。な
ぜならもしこれがないと、動作時にトランジスタ
T14がオンしていた場合、ひき続いてプリチヤー
ジを開始したら、トランジスタT13，T14を通つ
て電流が流れ、消費電力を増大させるからであ
る。しかし上記トランジスタT16は、論理ブロツ
クを構成するトランジスタT14，T15と直列に入
つているので、この通路のコンダクタンスが減少
し、従つてこのゲートの出力の吸い込み能力を確
保するためには、トランジスタT14，T15のＷ／
Ｌ（Ｗはゲート幅、Ｌはゲート長）を大きくとる
必要があつた。この例の場合ではＷ／Ｌは、トラ
ンジスタT16がない時に比し約２倍にとる必要が
あり、従つて集積回路の高密度化に難があつた。
またトランジスタT14，T15のＷ／Ｌが大きくな
るということは、ゲート容量を増加させるので、
この部分で動作速度も約1/2になつてしまい、高
速化にも難があつた。また全てのゲートを同時に
プリチヤージするドミノCMOS回路ではピーク
電流が大きくなる問題があつた。
つては、トランジスタT16は必須構成である。な
ぜならもしこれがないと、動作時にトランジスタ
T14がオンしていた場合、ひき続いてプリチヤー
ジを開始したら、トランジスタT13，T14を通つ
て電流が流れ、消費電力を増大させるからであ
る。しかし上記トランジスタT16は、論理ブロツ
クを構成するトランジスタT14，T15と直列に入
つているので、この通路のコンダクタンスが減少
し、従つてこのゲートの出力の吸い込み能力を確
保するためには、トランジスタT14，T15のＷ／
Ｌ（Ｗはゲート幅、Ｌはゲート長）を大きくとる
必要があつた。この例の場合ではＷ／Ｌは、トラ
ンジスタT16がない時に比し約２倍にとる必要が
あり、従つて集積回路の高密度化に難があつた。
またトランジスタT14，T15のＷ／Ｌが大きくな
るということは、ゲート容量を増加させるので、
この部分で動作速度も約1/2になつてしまい、高
速化にも難があつた。また全てのゲートを同時に
プリチヤージするドミノCMOS回路ではピーク
電流が大きくなる問題があつた。
本発明は上記実情に鑑みてなされたもので、回
路の消費電力を増大させない構成でありながら、
従来より高密度集積化、高速化、低消費電力化等
を可能とする論理回路を提供しようとするもので
ある。
路の消費電力を増大させない構成でありながら、
従来より高密度集積化、高速化、低消費電力化等
を可能とする論理回路を提供しようとするもので
ある。
本発明に係わる論理回路では、プリチヤージ信
号に適切な遅延を与えることにより、従来ドミノ
CMOS論理回路で必須であつた直流パスを切断
するトランジスタを不要化したものである。
号に適切な遅延を与えることにより、従来ドミノ
CMOS論理回路で必須であつた直流パスを切断
するトランジスタを不要化したものである。
以下図面を参照して本発明の一実施例を説明す
る。第４図において１００〜１０４は論理ゲート
（この場合論理ブロツク）で、このうち論理ゲー
ト１００，１０２，１０４の個所は出力負論理ゲ
ート、ゲート１０１，１０３は出力正論理ゲート
となる部分である。これらゲートのプリチヤージ
信号の遅延は、インバータ列１０５〜１０９
で発生させている。このインバータとしては例え
ばCMOSインバータが用いられる。トランジス
タT101〜T105はゲートのプリチヤージ用トランジ
スタで、これらトランジスタと対応する上記論理
ゲート間の節点２１１〜２１５は、それぞれ次段
入力信号の出力端となつている。トランジスタ
T106は論理ゲート１００の直流パスを切るために
必要なものであつて、これは初段のゲートのみに
必要とされるものである。配線３０１〜３１０は
他のゲートのプリチヤージ信号を供給する部分で
ある。
る。第４図において１００〜１０４は論理ゲート
（この場合論理ブロツク）で、このうち論理ゲー
ト１００，１０２，１０４の個所は出力負論理ゲ
ート、ゲート１０１，１０３は出力正論理ゲート
となる部分である。これらゲートのプリチヤージ
信号の遅延は、インバータ列１０５〜１０９
で発生させている。このインバータとしては例え
ばCMOSインバータが用いられる。トランジス
タT101〜T105はゲートのプリチヤージ用トランジ
スタで、これらトランジスタと対応する上記論理
ゲート間の節点２１１〜２１５は、それぞれ次段
入力信号の出力端となつている。トランジスタ
T106は論理ゲート１００の直流パスを切るために
必要なものであつて、これは初段のゲートのみに
必要とされるものである。配線３０１〜３１０は
他のゲートのプリチヤージ信号を供給する部分で
ある。
第４図中のプリチヤージ信号は第３図の如
き波形をもつとし、ゲート１０２が動作中、この
ゲートの出力２１２が低電位側電源Vssのレベル
であつたとする。即ちゲート１０２がオン状態で
あつたとする。次にプリチヤージ動作に移行する
と、プリチヤージ用トランジスタT102がオンにな
る。この時ゲート１０２がオンであると（プリチ
ヤージ信号に遅延をもたせないとオンである）、
トランジスタT102とゲート１０２を通して高電位
側電源Vccから接地へ電流が流れ、消費電力が増
してしまう。しかるに第４図の回路では、プリチ
ヤージ信号をインバータ列で遅延させること
により、ゲート１０２の入力２０２，２０３，２
１４が論理ブロツク１０２に含まれる論理スイツ
チをオフするレベルになり、ゲート１０２がオフ
になつてからプリチヤージを開始することを特徴
としている。このためプリチヤージ用トランジス
タT102がオンになる時は、ゲート１０２はオフに
なつており、従つて直流パスは生じない。
き波形をもつとし、ゲート１０２が動作中、この
ゲートの出力２１２が低電位側電源Vssのレベル
であつたとする。即ちゲート１０２がオン状態で
あつたとする。次にプリチヤージ動作に移行する
と、プリチヤージ用トランジスタT102がオンにな
る。この時ゲート１０２がオンであると（プリチ
ヤージ信号に遅延をもたせないとオンである）、
トランジスタT102とゲート１０２を通して高電位
側電源Vccから接地へ電流が流れ、消費電力が増
してしまう。しかるに第４図の回路では、プリチ
ヤージ信号をインバータ列で遅延させること
により、ゲート１０２の入力２０２，２０３，２
１４が論理ブロツク１０２に含まれる論理スイツ
チをオフするレベルになり、ゲート１０２がオフ
になつてからプリチヤージを開始することを特徴
としている。このためプリチヤージ用トランジス
タT102がオンになる時は、ゲート１０２はオフに
なつており、従つて直流パスは生じない。
このことを、第１０図のタイミングチヤートを
用いて詳しく説明する。ここで、プリチヤージ遅
延用インバータ１０５の出力が第１０図ａのよう
に変化したとする。すなわち時刻t1で、インバー
タ１０５の出力が低電位“Ｌ”から高電位“Ｈ”
になると、トランジスタT104がオンする。トラン
ジスタT104と論理ブロツク１０１間の電位出力点
２１４は次段の論理ブロツク１０２の駆動入力と
なるため、その入力２１４の電位は、時刻t1〜t3
間で徐々に降下する傾斜波形となり、入力２１４
が論理ブロツク１０２のしきい値電圧Vthレベル
以下にまで降下した時間Ｔ経過後の時刻t2後に入
力２１４は“Ｌ”レベルになる。また入力２０
２，２０３も、入力２１４と同等の動作をする。
つまり、入力２０２，２０３も、それぞれ上記第
４図と等価の回路から同様にして与えられる。し
たがつて論理ブロツク１０２の各トランジスタは
オフとなる。なお、第１０図ｃにおけるハツチン
グ箇所は、論理ブロツク１０２がオンする可能性
のある期間である。このオンする可能性という理
由は、論理ブロツク１０２は所望の論理構成を取
り得るからである。
用いて詳しく説明する。ここで、プリチヤージ遅
延用インバータ１０５の出力が第１０図ａのよう
に変化したとする。すなわち時刻t1で、インバー
タ１０５の出力が低電位“Ｌ”から高電位“Ｈ”
になると、トランジスタT104がオンする。トラン
ジスタT104と論理ブロツク１０１間の電位出力点
２１４は次段の論理ブロツク１０２の駆動入力と
なるため、その入力２１４の電位は、時刻t1〜t3
間で徐々に降下する傾斜波形となり、入力２１４
が論理ブロツク１０２のしきい値電圧Vthレベル
以下にまで降下した時間Ｔ経過後の時刻t2後に入
力２１４は“Ｌ”レベルになる。また入力２０
２，２０３も、入力２１４と同等の動作をする。
つまり、入力２０２，２０３も、それぞれ上記第
４図と等価の回路から同様にして与えられる。し
たがつて論理ブロツク１０２の各トランジスタは
オフとなる。なお、第１０図ｃにおけるハツチン
グ箇所は、論理ブロツク１０２がオンする可能性
のある期間である。このオンする可能性という理
由は、論理ブロツク１０２は所望の論理構成を取
り得るからである。
インバータ１０６の出力点２０６は、第１０図
ｄのごとく、時間Ｔ遅れの時刻t2で“Ｌ”とな
り、第１０図ｅのごとくトランジスタT102がオン
になる。第１０図ｅのハツチング部分は、トラン
ジスタT102のオン期間を示す。したがつて、トラ
ンジスタT102のオン期間と論理ブロツク１０２の
オン期間とは重ならないから、これらを貫通する
電流（直流パス）は生じないものである。
ｄのごとく、時間Ｔ遅れの時刻t2で“Ｌ”とな
り、第１０図ｅのごとくトランジスタT102がオン
になる。第１０図ｅのハツチング部分は、トラン
ジスタT102のオン期間を示す。したがつて、トラ
ンジスタT102のオン期間と論理ブロツク１０２の
オン期間とは重ならないから、これらを貫通する
電流（直流パス）は生じないものである。
次にインバータ１０５の出力が時刻t4で“Ｈ”
から“Ｌ”になるときは、トランジスタT104がオ
フすると共に入力２１４が徐々に立上がり、時刻
t4から時間Ｔ経過後の時刻t5において、論理ブロ
ツク１０１の論理の組み合わせによつては、入力
２１４が“Ｌ”から“Ｈ”となつて（入力２０
２，２０３も同様）、論理ブロツク１０２がオン
する可能性（第１０図ｃのハツチング部分）が生
じる。従つて、時間Ｔ経過後にインバータ１０６
の出力が立ち上がるように、トランジスタT102に
よるプリチヤージを遅らせてやる。
から“Ｌ”になるときは、トランジスタT104がオ
フすると共に入力２１４が徐々に立上がり、時刻
t4から時間Ｔ経過後の時刻t5において、論理ブロ
ツク１０１の論理の組み合わせによつては、入力
２１４が“Ｌ”から“Ｈ”となつて（入力２０
２，２０３も同様）、論理ブロツク１０２がオン
する可能性（第１０図ｃのハツチング部分）が生
じる。従つて、時間Ｔ経過後にインバータ１０６
の出力が立ち上がるように、トランジスタT102に
よるプリチヤージを遅らせてやる。
このようにすれば、第１０図ｃに示す論理ブロ
ツク１０２がオンする可能性があるハツチング期
間と、第１０図ｅにてハツチングで示すトランジ
スタT102のオン期間とは、互いに重ならないの
で、トランジスタT102および論理ブロツク１０２
を通して流れる貫通電流（直流パス）は生じない
ものである。
ツク１０２がオンする可能性があるハツチング期
間と、第１０図ｅにてハツチングで示すトランジ
スタT102のオン期間とは、互いに重ならないの
で、トランジスタT102および論理ブロツク１０２
を通して流れる貫通電流（直流パス）は生じない
ものである。
上記ゲート１０２の具体例を第５図ａ，ｂに示
す。第５図ａは、本発明に係わるプリチヤージ信
号遅延手段をもつ場合に使用され、第５図ｂは従
来例、即ちプリチヤージ信号に遅延がない場合に
使用されるべきものである。第５図ｂでは前述の
直流パスをなくすために、ゲートを構成するトラ
ンジスタT201〜T203と直列にトランジスタT206を
設け、そのトランジスタのコントロールゲートは
プリチヤージ用トランジスタT102のコントロール
ゲートに入つている信号と同位相の信号で駆動さ
れている。ここで出力節点２１２の電流吸い込み
能力をある一定の値にしたいとする。その場合本
発明に係わる回路では、第５図ａのトランジスタ
T201〜T205のＷ／Ｌ（Ｗはゲート幅、Ｌはゲート
長）は「１」でよかつたとする。同じ吸い込み能
力を第５図ｂの従来回路で実現させようとする
と、トランジスタT201〜T203のＷ／Ｌは「１」以
上にする必要がある。これは、トランジスタT206
が直列に入るためコンダクタンスが減少するの
で、この減少分を補なわなければならないからで
ある。第５図ｂは３入力のノア回路になつている
が、これをｎ入力のノア回路とした場合、トラン
ジスタT201〜T203に相当した部分のトランジスタ
群のＷ／Ｌはどれ位になるかを見積つてみる。
す。第５図ａは、本発明に係わるプリチヤージ信
号遅延手段をもつ場合に使用され、第５図ｂは従
来例、即ちプリチヤージ信号に遅延がない場合に
使用されるべきものである。第５図ｂでは前述の
直流パスをなくすために、ゲートを構成するトラ
ンジスタT201〜T203と直列にトランジスタT206を
設け、そのトランジスタのコントロールゲートは
プリチヤージ用トランジスタT102のコントロール
ゲートに入つている信号と同位相の信号で駆動さ
れている。ここで出力節点２１２の電流吸い込み
能力をある一定の値にしたいとする。その場合本
発明に係わる回路では、第５図ａのトランジスタ
T201〜T205のＷ／Ｌ（Ｗはゲート幅、Ｌはゲート
長）は「１」でよかつたとする。同じ吸い込み能
力を第５図ｂの従来回路で実現させようとする
と、トランジスタT201〜T203のＷ／Ｌは「１」以
上にする必要がある。これは、トランジスタT206
が直列に入るためコンダクタンスが減少するの
で、この減少分を補なわなければならないからで
ある。第５図ｂは３入力のノア回路になつている
が、これをｎ入力のノア回路とした場合、トラン
ジスタT201〜T203に相当した部分のトランジスタ
群のＷ／Ｌはどれ位になるかを見積つてみる。
まずトランジスタT206のＷ／ＬをＢ、トランジ
スタT201〜T203のＷ／ＬをＡとおくと、この部分
の面積Ｓは Ｓ＝nA＋Ｂ …(1) となる。また出力節点２１２から接地までのコン
ダクタンスを「１」にするという要請から １／Ａ＋１／Ｂ＝１ …(2) を満たす必要がある。この(2)式の条件の下に(1)式
の面積を最小化すると、 ということになる。ここでｎ＝１即ちインバータ
の場合を考えると、Ａ＝２となる。この場合入力
トランジスタT201のＷ／Ｌ、従つてゲート面積が
本発明に係わる回路に比し２倍となつている。ま
たそのため従来の回路では入力の容量が２倍とな
つており、その入力を駆動するのに２倍の時間が
かかつてしまう。これにより、第５図ａの回路が
第５図ｂの回路に比し、集積回路面積、高速化共
に優れていることが分かる。
スタT201〜T203のＷ／ＬをＡとおくと、この部分
の面積Ｓは Ｓ＝nA＋Ｂ …(1) となる。また出力節点２１２から接地までのコン
ダクタンスを「１」にするという要請から １／Ａ＋１／Ｂ＝１ …(2) を満たす必要がある。この(2)式の条件の下に(1)式
の面積を最小化すると、 ということになる。ここでｎ＝１即ちインバータ
の場合を考えると、Ａ＝２となる。この場合入力
トランジスタT201のＷ／Ｌ、従つてゲート面積が
本発明に係わる回路に比し２倍となつている。ま
たそのため従来の回路では入力の容量が２倍とな
つており、その入力を駆動するのに２倍の時間が
かかつてしまう。これにより、第５図ａの回路が
第５図ｂの回路に比し、集積回路面積、高速化共
に優れていることが分かる。
第６図、第７図に本発明の他の実施例を示す。
第６図の場合は、プリチヤージ信号の遅延を
トランスフアゲートT110〜T115で発生させ、第７
図の場合は、信号遅延を抵抗１１０〜１１３と、
各抵抗が接続されているトランジスタのコントロ
ールゲート容量で発生させている。抵抗で信号遅
延を発生させる場合は、プリチヤージ信号の波形
がなめらかになつてしまうのを嫌つて、数段おき
に波形整形用のインバータ１１５，１１６を挿入
する必要がある場合もある。
第６図の場合は、プリチヤージ信号の遅延を
トランスフアゲートT110〜T115で発生させ、第７
図の場合は、信号遅延を抵抗１１０〜１１３と、
各抵抗が接続されているトランジスタのコントロ
ールゲート容量で発生させている。抵抗で信号遅
延を発生させる場合は、プリチヤージ信号の波形
がなめらかになつてしまうのを嫌つて、数段おき
に波形整形用のインバータ１１５，１１６を挿入
する必要がある場合もある。
本発明においては、ＰチヤネルとＮチヤネルの
MOSトランジスタを使用した場合が、論理振幅
が電源電圧に等しくとれて都合が良いが、これだ
けに限るわけではなく、もつと一般的なものであ
る。即ちＰチヤネル、ＮチヤネルMOSトランジ
スタを、それぞれ第８図ａ，ｂという記号で表わ
されるような負論理スイツチ、正論理スイツチで
置き換えても成立する。負論理スイツチとは、コ
ントロールゲート４０１が低電位になつた時のみ
端子４０２，４０３間が導通するというもので、
正論理スイツチとは、その逆にコントロールゲー
ト４０４が高電位になつた時のみ端子４０５，４
０６間が導通するというものである。これらの記
号を用いて論理ゲート１段分を書くと第９図ａ，
ｂのようになる。第９図ａは、プリチヤージ時に
出力O1が、プリチヤージ用トランジスタ５１を
介して高電位になる出力負論理ゲートであり、第
９図ｂは、その逆でプリチヤージ時に出力O1′
が、プリチヤージ用トランジスタ５２を介して低
電位になる出力正論理ゲートである。ここで入力
I1，I1′には、プリチヤージ時“Ｈ”（高）レベル
となるような信号が供給され、入力In，In′には、
プリチヤージ時“Ｌ”（低）レベルとなるような
信号が供給され、直流パスが生じないように配慮
される。即ち論理ブロツクの負論理スイツチのコ
ントロールゲートは前段の出力負論理ゲートの出
力に接続し、論理ブロツクの正論理スイツチのコ
ントロールゲートは前段の出力正論理ゲートの出
力に接続される。L1，L1′は論理スイツチが１個
ないし複数個組み合わせて構成された論理ブロツ
クであり、ブロツクL1が第４図のゲート１００，
１０２，１０４に相当し、ブロツクL1′が第４図
のゲート１０１，１０３に相当する。５３，５４
はリーク補充用高抵抗（低コンダクタンス）で、
これら抵抗５３，５４は、これらがなくてもプリ
チヤージ電位を充分長い間保持できる場合は省略
してもよい。
MOSトランジスタを使用した場合が、論理振幅
が電源電圧に等しくとれて都合が良いが、これだ
けに限るわけではなく、もつと一般的なものであ
る。即ちＰチヤネル、ＮチヤネルMOSトランジ
スタを、それぞれ第８図ａ，ｂという記号で表わ
されるような負論理スイツチ、正論理スイツチで
置き換えても成立する。負論理スイツチとは、コ
ントロールゲート４０１が低電位になつた時のみ
端子４０２，４０３間が導通するというもので、
正論理スイツチとは、その逆にコントロールゲー
ト４０４が高電位になつた時のみ端子４０５，４
０６間が導通するというものである。これらの記
号を用いて論理ゲート１段分を書くと第９図ａ，
ｂのようになる。第９図ａは、プリチヤージ時に
出力O1が、プリチヤージ用トランジスタ５１を
介して高電位になる出力負論理ゲートであり、第
９図ｂは、その逆でプリチヤージ時に出力O1′
が、プリチヤージ用トランジスタ５２を介して低
電位になる出力正論理ゲートである。ここで入力
I1，I1′には、プリチヤージ時“Ｈ”（高）レベル
となるような信号が供給され、入力In，In′には、
プリチヤージ時“Ｌ”（低）レベルとなるような
信号が供給され、直流パスが生じないように配慮
される。即ち論理ブロツクの負論理スイツチのコ
ントロールゲートは前段の出力負論理ゲートの出
力に接続し、論理ブロツクの正論理スイツチのコ
ントロールゲートは前段の出力正論理ゲートの出
力に接続される。L1，L1′は論理スイツチが１個
ないし複数個組み合わせて構成された論理ブロツ
クであり、ブロツクL1が第４図のゲート１００，
１０２，１０４に相当し、ブロツクL1′が第４図
のゲート１０１，１０３に相当する。５３，５４
はリーク補充用高抵抗（低コンダクタンス）で、
これら抵抗５３，５４は、これらがなくてもプリ
チヤージ電位を充分長い間保持できる場合は省略
してもよい。
なお本発明は実施例のみに限定されることな
く、種々の応用が可能である。例えば第９図ａに
おいて出力O1とVcc間を、リーク補充用抵抗５３
のみで、トランジスタ５１を省略した形にしても
よいし、また第９図ｂにおいて出力O1′とVss間
を、抵抗５４のみで、トランジスタ５２を省略し
た形にしてもよい。また本発明では、第１の論理
ゲートと第２の論ゲートのプリチヤージ開始の時
間差は、第１の論理ゲートのプリチヤージを開始
してから第２の論理ゲートの論理ブロツク内の論
理スイツチがオフするまでの時間をＴとしたと
き、Ｔ程度ならば、第２の論理ゲートの消費電力
は許容できる範囲内におさめられる。また第２図
の如く、出力負論理ゲートの出力にインバータを
付加し、そのインバータの出力を次段の出力負論
理ゲートの入力に結合する結線を有するか、これ
とは逆に出力正論理ゲートの出力にインバータを
付加し、そのインバータの出力を次段の出力正論
理ゲートの入力に結合する結線を有する論理回路
においても、第１の論理ゲートに対する第２の論
理ゲートのプリチヤージ開始タイミングを遅らせ
てやれば、第２図のトランジスタT16相当部分を
省略でき、前記実施例と同様の利点が得られる。
く、種々の応用が可能である。例えば第９図ａに
おいて出力O1とVcc間を、リーク補充用抵抗５３
のみで、トランジスタ５１を省略した形にしても
よいし、また第９図ｂにおいて出力O1′とVss間
を、抵抗５４のみで、トランジスタ５２を省略し
た形にしてもよい。また本発明では、第１の論理
ゲートと第２の論ゲートのプリチヤージ開始の時
間差は、第１の論理ゲートのプリチヤージを開始
してから第２の論理ゲートの論理ブロツク内の論
理スイツチがオフするまでの時間をＴとしたと
き、Ｔ程度ならば、第２の論理ゲートの消費電力
は許容できる範囲内におさめられる。また第２図
の如く、出力負論理ゲートの出力にインバータを
付加し、そのインバータの出力を次段の出力負論
理ゲートの入力に結合する結線を有するか、これ
とは逆に出力正論理ゲートの出力にインバータを
付加し、そのインバータの出力を次段の出力正論
理ゲートの入力に結合する結線を有する論理回路
においても、第１の論理ゲートに対する第２の論
理ゲートのプリチヤージ開始タイミングを遅らせ
てやれば、第２図のトランジスタT16相当部分を
省略でき、前記実施例と同様の利点が得られる。
本発明に係わる論理回路では、従来のドミノ
CMOS回路で必要だつた直流路を切るトランジ
スタが不要となる。このため論理ブロツクを構成
するトランジスタ群のＷ／Ｌは最小限で済み、面
積が減少し、そのため最も効率的な場合速度も倍
増する。勿論プリチヤージに遅延を与える回路を
付加するために面積を要するが、その分は、速度
或いは以下に述べる点を鑑みれば充分補なわれ
る。また遅延回路は多くの論理ゲートに対して１
つあればよいので、システムとして見ると面積も
余り気にならなくなる。またプリチヤージ遅延回
路を設けると、全部の段が一度にプリチヤージさ
れることはない。そのためピーク電流が減少す
る。この減少により、電流線の配線を細くするこ
とができ、面積的に得をすると共に信頼性も向上
する。そして電源に対する要求も少なくなつてく
るので、システム構成が容易となる。また本発明
に係わる回路ではプリチヤージを、動作時に移行
する直前に終らせることも可能である。従来のド
ミノCMOS回路では、最終段においては、プリ
チヤージが終了し動作時に移行してから信号が来
るまで長い時間を待つ必要があり、その間に出力
節点に蓄わえられていた電荷がリークしてしまう
ことがあつた。これを嫌つて、出力節点をコンダ
クタンスの低いトランジスタを介してVccに結合
させていた。本発明に係わる回路では、そのよう
な配慮は必要がない。また本発明に係わる回路で
は、プリチヤージを一斉に行なう必要がない。こ
れは他のゲートが動作していても、あるゲートの
動作が終了していれば、プリチヤージを開始して
もよいことを意味している。最終段がまだ動作し
ている時に初段のゲートのプリチヤージを行なえ
ば、最終段が動作し終つてからプリチヤージする
のに比し、速度的に得をする。いわゆるパイプラ
イン型の制御が可能である。
CMOS回路で必要だつた直流路を切るトランジ
スタが不要となる。このため論理ブロツクを構成
するトランジスタ群のＷ／Ｌは最小限で済み、面
積が減少し、そのため最も効率的な場合速度も倍
増する。勿論プリチヤージに遅延を与える回路を
付加するために面積を要するが、その分は、速度
或いは以下に述べる点を鑑みれば充分補なわれ
る。また遅延回路は多くの論理ゲートに対して１
つあればよいので、システムとして見ると面積も
余り気にならなくなる。またプリチヤージ遅延回
路を設けると、全部の段が一度にプリチヤージさ
れることはない。そのためピーク電流が減少す
る。この減少により、電流線の配線を細くするこ
とができ、面積的に得をすると共に信頼性も向上
する。そして電源に対する要求も少なくなつてく
るので、システム構成が容易となる。また本発明
に係わる回路ではプリチヤージを、動作時に移行
する直前に終らせることも可能である。従来のド
ミノCMOS回路では、最終段においては、プリ
チヤージが終了し動作時に移行してから信号が来
るまで長い時間を待つ必要があり、その間に出力
節点に蓄わえられていた電荷がリークしてしまう
ことがあつた。これを嫌つて、出力節点をコンダ
クタンスの低いトランジスタを介してVccに結合
させていた。本発明に係わる回路では、そのよう
な配慮は必要がない。また本発明に係わる回路で
は、プリチヤージを一斉に行なう必要がない。こ
れは他のゲートが動作していても、あるゲートの
動作が終了していれば、プリチヤージを開始して
もよいことを意味している。最終段がまだ動作し
ている時に初段のゲートのプリチヤージを行なえ
ば、最終段が動作し終つてからプリチヤージする
のに比し、速度的に得をする。いわゆるパイプラ
イン型の制御が可能である。
第１図は論理回路図、第２図は同回路をドミノ
CMOS構成で実現した回路図、第３図は同回路
の動作を示す信号波形図、第４図、第５図は本発
明の一実施例を示す回路説明図、第６図、第７図
は本発明の他の実施例の回路図、第８図は論理ス
イツチの記号図、第９図は本発明の異なる実施例
の説明に用いる回路図、第１０図は実施例の動作
説明に用いるタイミングチヤートである。 １００〜１０４……論理ゲート、１０５〜１０
９……インバータ、２１１〜２１５……出力端、
T1〜T18，T101〜T105，T110〜T115，T201〜T203
……トランジスタ、５３，５４……抵抗。
CMOS構成で実現した回路図、第３図は同回路
の動作を示す信号波形図、第４図、第５図は本発
明の一実施例を示す回路説明図、第６図、第７図
は本発明の他の実施例の回路図、第８図は論理ス
イツチの記号図、第９図は本発明の異なる実施例
の説明に用いる回路図、第１０図は実施例の動作
説明に用いるタイミングチヤートである。 １００〜１０４……論理ゲート、１０５〜１０
９……インバータ、２１１〜２１５……出力端、
T1〜T18，T101〜T105，T110〜T115，T201〜T203
……トランジスタ、５３，５４……抵抗。
Claims (1)
- 【特許請求の範囲】 １ コントロールゲートに高電位をかけると両端
間が導通状態になる正論理スイツチと、コントロ
ールゲートに低電位をかけると両端間が導通状態
になる負論理スイツチとを総称して論理スイツチ
と呼ぶとき、 第１の節点を、プリチヤージ時高電位側電源と
電気的に接続すると共に動作時、前記第１の節点
を、前記高電位電源から実質的に切り離す第１の
プリチヤージ手段と、第２の節点を低電位側電源
に直接接続する第１の手段と、前記第１の節点と
第２の節点との間に論理スイツチが設けられた第
１の論理ブロツクとを有し、かつ前記第１の節点
を出力端子とする出力負論理ゲートを設けてな
り、 第３の節点を、プリチヤージ時低電位側電源と
電気的に接続すると共に動作時、前記第３の節点
を低電位電源から実質的に切り離す第２のプリチ
ヤージ手段と、第４の節点を高電位電源側に直接
接続する第２の手段と、前記第３の節点と第４の
節点との間に論理スイツチが設けられた第２の論
理ブロツクとを有し、前記第３の節点を出力端子
とする出力正論理ゲートを設けてなり、 前記出力負論理ゲートの出力を、前記出力正論
理ゲートの第２の論理ブロツクの構成要素となる
負論理スイツチのコントロールゲートに接続する
結線を有するか、もしくは前記出力正論理ゲート
の出力を、前記出力負論理ゲートの第１の論理ブ
ロツクの構成要素となる正論理スイツチのコント
ロールゲートに接続する結線を有してなり、 前記各論理ゲートの各プリチヤージ手段による
プリチヤージ時間と前記各論理ゲートの論理ブロ
ツク内の論理スイツチがオンする論理ブロツク動
作時間とが、前記それぞれの論理ゲート内で重な
らないようにプリチヤージ時間を遅延させるプリ
チヤージ遅延手段を設けてなることを特徴とする
論理回路。 ２ 前記正論理スイツチにＮチヤネルMOSトラ
ンジスタを、負論理スイツチにＰチヤネルMOS
トランジスタを使用し、前記第１のプリチヤージ
手段をＰチヤネルMOSトランジスタで、第２の
プリチヤージ手段をＮチヤネルMOSトランジス
タで構成することを特徴とする特許請求の範囲第
１項に記載の論理回路。 ３ 前記プリチヤージ遅延手段を、相補MOS型
インバータとしたことを特徴とする特許請求の範
囲第１項に記載の論理回路。 ４ 前記プリチヤージ遅延手段を、トランスフア
ゲートとしたことを特徴とする特許請求の範囲第
１項に記載の論理回路。 ５ 前記プリチヤージ遅延手段を、抵抗としたこ
とを特徴とする特許請求の範囲第１項に記載の論
理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57074757A JPS58191530A (ja) | 1982-05-04 | 1982-05-04 | 論理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57074757A JPS58191530A (ja) | 1982-05-04 | 1982-05-04 | 論理回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58191530A JPS58191530A (ja) | 1983-11-08 |
| JPH0514450B2 true JPH0514450B2 (ja) | 1993-02-25 |
Family
ID=13556458
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57074757A Granted JPS58191530A (ja) | 1982-05-04 | 1982-05-04 | 論理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58191530A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN104052341A (zh) * | 2013-03-13 | 2014-09-17 | 发那科株式会社 | 生成预加载转矩值的电动机控制装置 |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4841174A (en) * | 1985-10-21 | 1989-06-20 | Western Digital Corporation | CMOS circuit with racefree single clock dynamic logic |
| JPS6425625A (en) * | 1987-07-22 | 1989-01-27 | Hitachi Ltd | Multistage logic circuit |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5317022B2 (ja) * | 1972-05-29 | 1978-06-05 |
-
1982
- 1982-05-04 JP JP57074757A patent/JPS58191530A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN104052341A (zh) * | 2013-03-13 | 2014-09-17 | 发那科株式会社 | 生成预加载转矩值的电动机控制装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58191530A (ja) | 1983-11-08 |
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