JPH05144848A - Ｉｉｉーｖ族系ｆｅｔのゲートの形成方法 - Google Patents
Ｉｉｉーｖ族系ｆｅｔのゲートの形成方法Info
- Publication number
- JPH05144848A JPH05144848A JP30926791A JP30926791A JPH05144848A JP H05144848 A JPH05144848 A JP H05144848A JP 30926791 A JP30926791 A JP 30926791A JP 30926791 A JP30926791 A JP 30926791A JP H05144848 A JPH05144848 A JP H05144848A
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- layer
- gate
- fet
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Abstract
(57)【要約】
【目的】 高速化を実現する為にゲ―ト幅を狭くするこ
とが可能なゲ―トの形成方法を提供する。 【構成】 ＩＩＩ−Ｖ族系元素を積層して形成するＦＥ
Ｔの形成方法において，活性層となる層上に予めＡｌＡ
ｓ層４を形成し，該ＡｌＡｓ層の上にゲート層５および
ゲ―ト電極用メタルを積層後そのメタル電極をパタ―ニ
ングし，該メタル電極をマスクとしてクエン酸活水をエ
ッチング液として用い，前記ゲート層５をエッチングし
てゲ―ト電極６ａを形成する。
とが可能なゲ―トの形成方法を提供する。 【構成】 ＩＩＩ−Ｖ族系元素を積層して形成するＦＥ
Ｔの形成方法において，活性層となる層上に予めＡｌＡ
ｓ層４を形成し，該ＡｌＡｓ層の上にゲート層５および
ゲ―ト電極用メタルを積層後そのメタル電極をパタ―ニ
ングし，該メタル電極をマスクとしてクエン酸活水をエ
ッチング液として用い，前記ゲート層５をエッチングし
てゲ―ト電極６ａを形成する。
Description
【０００１】
【産業上の利用分野】本発明は，ＩＩＩ−Ｖ族系ＦＥＴ
のゲ―トの形成方法に関し，ゲ―ト長の短縮化をはかっ
たゲ―トの形成方法に関する。
のゲ―トの形成方法に関し，ゲ―ト長の短縮化をはかっ
たゲ―トの形成方法に関する。
【０００２】
【従来の技術】図１４は接合形ＦＥＴ（Ｊ−ＦＥＴ）と
呼ばれるもので１０は半絶縁性ＩｎＰ基板，１１はアン
ド―プＩｎＡｌＡｓからなるバッファ層，１２はＩｎＧ
ａＡｓからなる活性層である。１３，１４はコンタクト
層であり，それぞれｎ−ＩｎＧａＡｓ，ｐ+ −ＩｎＧａ
Ａｓである。１５，１６，１７はコンタクト層上に形成
されたソ―ス，ゲ―ト，ドレイン電極である。図１５は
ＨＥＭＴ（高電子移動度トランジスタ）の一般的構成を
示す断面図である。図において，２０は半絶縁性ＧａＡ
ｓ基板であり，この基板２０上にバッファ層としてのｕ
−ＧａＡｓ２１が形成され，このバッファ層２１の上に
高純度ＧａＡｓ層が積層され，更にアンド―プＡｌＧａ
Ａｓ層２２および活性層としてのｎ−ＡｌＧａＡｓ２３
が積層されている。この活性層２３上にはソ―ス２５お
よびドレイン２７の電極が形成されている。２４はコン
タクト層としてのｐ+ ＡｌＧａＡｓ層であり，このコン
タクト層上にゲ―ト２６の電極が形成されている。
呼ばれるもので１０は半絶縁性ＩｎＰ基板，１１はアン
ド―プＩｎＡｌＡｓからなるバッファ層，１２はＩｎＧ
ａＡｓからなる活性層である。１３，１４はコンタクト
層であり，それぞれｎ−ＩｎＧａＡｓ，ｐ+ −ＩｎＧａ
Ａｓである。１５，１６，１７はコンタクト層上に形成
されたソ―ス，ゲ―ト，ドレイン電極である。図１５は
ＨＥＭＴ（高電子移動度トランジスタ）の一般的構成を
示す断面図である。図において，２０は半絶縁性ＧａＡ
ｓ基板であり，この基板２０上にバッファ層としてのｕ
−ＧａＡｓ２１が形成され，このバッファ層２１の上に
高純度ＧａＡｓ層が積層され，更にアンド―プＡｌＧａ
Ａｓ層２２および活性層としてのｎ−ＡｌＧａＡｓ２３
が積層されている。この活性層２３上にはソ―ス２５お
よびドレイン２７の電極が形成されている。２４はコン
タクト層としてのｐ+ ＡｌＧａＡｓ層であり，このコン
タクト層上にゲ―ト２６の電極が形成されている。
【０００３】
【発明が解決しようとする課題】ところで，上記Ｊ−Ｆ
ＥＴやＨＥＭＴにおいては高速化をはかるために各電極
同士の間隔をより近付けるとともにゲ―ト幅そのものを
狭くする必要がある。そして各ゲ―トの距離を近付ける
為の手段としてゲ―トの側面にＳｉＯ2 を形成するＳＷ
ＡＴ（側壁アシスト自己整合技術）が知られているが，
ゲ―トそのものの幅（ゲ―ト長）を狭くする場合は露光
技術（例えばＥＢ露光）に依存している。本発明は通常
の露光技術を用いてゲ―ト幅を狭くすることが可能なゲ
―トの形成方法を提供することを目的とする。
ＥＴやＨＥＭＴにおいては高速化をはかるために各電極
同士の間隔をより近付けるとともにゲ―ト幅そのものを
狭くする必要がある。そして各ゲ―トの距離を近付ける
為の手段としてゲ―トの側面にＳｉＯ2 を形成するＳＷ
ＡＴ（側壁アシスト自己整合技術）が知られているが，
ゲ―トそのものの幅（ゲ―ト長）を狭くする場合は露光
技術（例えばＥＢ露光）に依存している。本発明は通常
の露光技術を用いてゲ―ト幅を狭くすることが可能なゲ
―トの形成方法を提供することを目的とする。
【０００４】
【課題を解決するための手段】上記課題を解決する為に
本発明は，ＩＩＩ−Ｖ族系元素を積層して形成するＦＥ
Ｔの形成方法において，活性層となる層上に予めＡｌＡ
ｓ層を形成し，該ＡｌＡｓ層の上にコンタクト層および
ゲ―ト電極用メタルを積層後そのメタル電極をパタ―ニ
ングし，該メタル電極をマスクとしてクエン酸活水をエ
ッチング液として用い，前記コンタクト層をエッチング
してゲ―ト電極を形成することを特徴とするものであ
る。
本発明は，ＩＩＩ−Ｖ族系元素を積層して形成するＦＥ
Ｔの形成方法において，活性層となる層上に予めＡｌＡ
ｓ層を形成し，該ＡｌＡｓ層の上にコンタクト層および
ゲ―ト電極用メタルを積層後そのメタル電極をパタ―ニ
ングし，該メタル電極をマスクとしてクエン酸活水をエ
ッチング液として用い，前記コンタクト層をエッチング
してゲ―ト電極を形成することを特徴とするものであ
る。
【０００５】
【作用】コンタクト層として積層するＩｎＧａＡｓ，Ｉ
ｎＡｌＡｓはクエン酸活性水でエッチングされるがメタ
ル電極およびＡｌＡｓはエッチングされない。はじめゲ
―トとなるメタル電極をマスクパタ―ンにより形成して
おき，そのメタル電極をマスクとしてＡｌＡｓ層との間
のコンタクト層をエッチングすればコンタクト層はサイ
ドエッチングされて，マスクパタ―ンにより形成したメ
タル電極（ゲ―ト）の幅より更に狭くなる。
ｎＡｌＡｓはクエン酸活性水でエッチングされるがメタ
ル電極およびＡｌＡｓはエッチングされない。はじめゲ
―トとなるメタル電極をマスクパタ―ンにより形成して
おき，そのメタル電極をマスクとしてＡｌＡｓ層との間
のコンタクト層をエッチングすればコンタクト層はサイ
ドエッチングされて，マスクパタ―ンにより形成したメ
タル電極（ゲ―ト）の幅より更に狭くなる。
【０００６】
【実施例】図１は本発明のＩＩＩ−Ｖ族系ＦＥＴのゲ―
トの形成方法により作製したＪ−ＦＥＴ（接合ゲ―ト形
電界効果トランジスタ）の一例を示す構成図である。図
において１はＩｎＰからなる基板，２はＩｎＡｌＡｓか
らなるバッファ層，３はｎ−ＩｎＧａＡｓからなる活性
層，４はｐ+ ＡｌＡｓ層からなるストップ層，５はｐ+
ＩｎＧａＡｓからなるコンタクト層であり，このコンタ
クト層５上にゲ―ト６ａ，ソ―ス８ａ，ドレイン８ｂの
電極がぞれぞれ形成されている。このＪ−ＦＥＴはスト
ップ層４及びコンタクト層５が活性層３に接するところ
でゲ―ト電極６ａの幅よりも狭く形成されており，この
ことが動作の高速化に寄与している。
トの形成方法により作製したＪ−ＦＥＴ（接合ゲ―ト形
電界効果トランジスタ）の一例を示す構成図である。図
において１はＩｎＰからなる基板，２はＩｎＡｌＡｓか
らなるバッファ層，３はｎ−ＩｎＧａＡｓからなる活性
層，４はｐ+ ＡｌＡｓ層からなるストップ層，５はｐ+
ＩｎＧａＡｓからなるコンタクト層であり，このコンタ
クト層５上にゲ―ト６ａ，ソ―ス８ａ，ドレイン８ｂの
電極がぞれぞれ形成されている。このＪ−ＦＥＴはスト
ップ層４及びコンタクト層５が活性層３に接するところ
でゲ―ト電極６ａの幅よりも狭く形成されており，この
ことが動作の高速化に寄与している。
【０００７】図２〜図９は上記Ｊ−ＦＥＴの概略製作工
程例を示す断面図である。工程に従って説明する。 工程１（図２参照） 半絶縁性ＩｎＰ基板１上にバッファ層２としてのＩｎＡ
ｌＡｓ層をおよそ０．５μｍ程度の厚さに形成し，活性
層となるｎ−ＩｎＧａＡｓ層３を０．１μｍ程度積層す
る。次にストップ層としてのｐ+ ＡｌＡｓ層４を０．０
２μｍ程度積層し，この上にゲ―ト電極のコンタクト層
となるｐ+ ＩｎＧａＡｓ層５を０．０５μｍ程度積層す
る。上記の各層はＭＢＥ（分子線エピタキシャル成長装
置）を用いて積層する。
程例を示す断面図である。工程に従って説明する。 工程１（図２参照） 半絶縁性ＩｎＰ基板１上にバッファ層２としてのＩｎＡ
ｌＡｓ層をおよそ０．５μｍ程度の厚さに形成し，活性
層となるｎ−ＩｎＧａＡｓ層３を０．１μｍ程度積層す
る。次にストップ層としてのｐ+ ＡｌＡｓ層４を０．０
２μｍ程度積層し，この上にゲ―ト電極のコンタクト層
となるｐ+ ＩｎＧａＡｓ層５を０．０５μｍ程度積層す
る。上記の各層はＭＢＥ（分子線エピタキシャル成長装
置）を用いて積層する。
【０００８】工程２（図３参照） 次に蒸着装置を用いてゲ―ト電極となるメタル（ＡｕＺ
ｎ／ＷＳｉ／Ａｕ）６を１μｍ程度の厚さに順次積層す
る。 工程３（図４参照） メタル６をパタ―ニングしてゲ―ト電極６ａを形成す
る。
ｎ／ＷＳｉ／Ａｕ）６を１μｍ程度の厚さに順次積層す
る。 工程３（図４参照） メタル６をパタ―ニングしてゲ―ト電極６ａを形成す
る。
【０００９】工程４（図５参照） 次にゲ―ト電極６ａをマスクとしてクエン酸活水（クエ
ン酸：Ｈ2 Ｏ2 ：Ｈ2 Ｏ＝１５０ｇ：１５ｍｌ：４５０
ｍｌ）でウエットエッチングを行いゲ―ト電極下のゲー
ト層以外のｐ+ ＩｎＧａＡｓ層５を除去するが，この層
の下層のＡｌＡｓ層４はクエン酸活水にはエッチングさ
れないのでＡｌＡｓ層でストップする。ＡｌＡｓ層４が
現われた後更に所定の時間エッチングしゲ―ト電極６ａ
の下のコンタクト層ｐ+ ＩｎＧａＡｓ層５のサイドエッ
チングを行う。例えばパタ―ニングにより形成したゲ―
トの幅が１．５μｍであった場合，このサイドエッチン
グにより片側０．４μｍのゲ―ト層を除去したとすると
ゲ―ト下のゲート層５の幅は０．７μｍとなる。そして
サイドエッチングの時間を更に延長することによりサブ
μｍのゲ―ト幅の実現が可能である。
ン酸：Ｈ2 Ｏ2 ：Ｈ2 Ｏ＝１５０ｇ：１５ｍｌ：４５０
ｍｌ）でウエットエッチングを行いゲ―ト電極下のゲー
ト層以外のｐ+ ＩｎＧａＡｓ層５を除去するが，この層
の下層のＡｌＡｓ層４はクエン酸活水にはエッチングさ
れないのでＡｌＡｓ層でストップする。ＡｌＡｓ層４が
現われた後更に所定の時間エッチングしゲ―ト電極６ａ
の下のコンタクト層ｐ+ ＩｎＧａＡｓ層５のサイドエッ
チングを行う。例えばパタ―ニングにより形成したゲ―
トの幅が１．５μｍであった場合，このサイドエッチン
グにより片側０．４μｍのゲ―ト層を除去したとすると
ゲ―ト下のゲート層５の幅は０．７μｍとなる。そして
サイドエッチングの時間を更に延長することによりサブ
μｍのゲ―ト幅の実現が可能である。
【００１０】工程５（図６参照） 次に全面に現れたストップ層（ｐ+ ＡｌＡ）層４を例え
ば１０％の希釈ＨＣｌによりエッチングすると活性層
（ｎ−ＩｎＧａＡｓ層）３でストップする。 工程６（図７参照） 全面にレジスト７を塗布する。 工程７（図８参照） パタ―ニングを行ってソ―ス，ドレインの各電極となる
部分Ａを露出させる。
ば１０％の希釈ＨＣｌによりエッチングすると活性層
（ｎ−ＩｎＧａＡｓ層）３でストップする。 工程６（図７参照） 全面にレジスト７を塗布する。 工程７（図８参照） パタ―ニングを行ってソ―ス，ドレインの各電極となる
部分Ａを露出させる。
【００１１】工程８（図９参照） その後直線性の良い蒸着装置を用いてメタル８（ＡｕＧ
ｅ／ＷＳｉ／Ａｕ）を形成する（この場合，ソ―スおよ
びドレイン電極となる部分は新たに形成され，ゲ―ト電
極６ａはすでに形成されているのでその上に更にメタル
８が付着することになる）。 工程９（図１参照） 電極部以外に付着したメタルをリフトオフにより除去し
てソ―ス８ａ及びドレイン電極８ｂを形成する。
ｅ／ＷＳｉ／Ａｕ）を形成する（この場合，ソ―スおよ
びドレイン電極となる部分は新たに形成され，ゲ―ト電
極６ａはすでに形成されているのでその上に更にメタル
８が付着することになる）。 工程９（図１参照） 電極部以外に付着したメタルをリフトオフにより除去し
てソ―ス８ａ及びドレイン電極８ｂを形成する。
【００１２】図１０，図１１は本発明をＨＥＭＴに応用
した一例を示す断面図である。この例では図１０に示す
様に基板として半絶縁性ＩｎＰ基板３０を用いこの基板
上に，バッファ層（ｎ- ＩｎＡｌＡｓ）３１，アンド―
プＩｎＡｌＡｓ層３２，活性層（ｎ+ ＩｎＡｌＡｓ）３
３，ストップ層（ｐ +ＡｌＡｓ）４０，ｎ−ＩｎＡｌＡ
ｓ３４，ｐ+ ＩｎＡｌＡｓ３５を積層する。以降の工程
は図３〜図８に示す工程と同様， (1) ゲ―ト電極となるメタルＡｕＺｎ／ＷＳｉ／Ａｕを
積層する。 (2) そのメタルをゲ―ト電極の形状にパタ―ニングす
る。 (3) ゲ―ト電極をマスクとしｐ+ ＡｌＡｓ層４０をスト
ップ層としてｐ+ ＩｎＡｌＡｓ３５およびｎ- ＩｎＡｌ
Ａｓ３４をクエン酸活水でエッチングする。
した一例を示す断面図である。この例では図１０に示す
様に基板として半絶縁性ＩｎＰ基板３０を用いこの基板
上に，バッファ層（ｎ- ＩｎＡｌＡｓ）３１，アンド―
プＩｎＡｌＡｓ層３２，活性層（ｎ+ ＩｎＡｌＡｓ）３
３，ストップ層（ｐ +ＡｌＡｓ）４０，ｎ−ＩｎＡｌＡ
ｓ３４，ｐ+ ＩｎＡｌＡｓ３５を積層する。以降の工程
は図３〜図８に示す工程と同様， (1) ゲ―ト電極となるメタルＡｕＺｎ／ＷＳｉ／Ａｕを
積層する。 (2) そのメタルをゲ―ト電極の形状にパタ―ニングす
る。 (3) ゲ―ト電極をマスクとしｐ+ ＡｌＡｓ層４０をスト
ップ層としてｐ+ ＩｎＡｌＡｓ３５およびｎ- ＩｎＡｌ
Ａｓ３４をクエン酸活水でエッチングする。
【００１３】(4) ストップ層４０を希釈ＨＣｌによりエ
ッチングする。 図１１は前述の図６に示す工程まで終了した段階を示し
ている。この後ソ―ス，ドレイン電極を作製する工程も
図７〜図９に示す工程と同様である。なお，上記実施例
においては図２の積層工程において活性層３の上にスト
ップ層４を形成してＡｌＡｓ／ＩｎＧａＡｓのｐｎヘテ
ロジャンクションとしているが，図１２，１３に示すよ
うに，活性層３の上に厚さ０．０２μｍ程度のｐ+ Ｉｎ
ＧａＡｓ層５０を形成しその上にストップ層４を形成し
てｐｎホモジャンクションとしてもよい。この場合，ｐ
+ ＡｌＡｓ層４を稀釈ＨＣｌで除去した後更にクエン酸
活水を用いてｐ+ ＩｎＧａＡｓ層５０を時間を制御して
除去する。なお，本実施例についてはＪ−ＦＥＴおよび
ＨＥＭＴのゲ―トの製作例について示したが本実施例に
限るものではなく，ＡｌＡｓ層の積層が可能な各種装置
に適用可能である。
ッチングする。 図１１は前述の図６に示す工程まで終了した段階を示し
ている。この後ソ―ス，ドレイン電極を作製する工程も
図７〜図９に示す工程と同様である。なお，上記実施例
においては図２の積層工程において活性層３の上にスト
ップ層４を形成してＡｌＡｓ／ＩｎＧａＡｓのｐｎヘテ
ロジャンクションとしているが，図１２，１３に示すよ
うに，活性層３の上に厚さ０．０２μｍ程度のｐ+ Ｉｎ
ＧａＡｓ層５０を形成しその上にストップ層４を形成し
てｐｎホモジャンクションとしてもよい。この場合，ｐ
+ ＡｌＡｓ層４を稀釈ＨＣｌで除去した後更にクエン酸
活水を用いてｐ+ ＩｎＧａＡｓ層５０を時間を制御して
除去する。なお，本実施例についてはＪ−ＦＥＴおよび
ＨＥＭＴのゲ―トの製作例について示したが本実施例に
限るものではなく，ＡｌＡｓ層の積層が可能な各種装置
に適用可能である。
【発明の効果】以上実施例とともに具体的に説明した様
に，本発明のＩＩＩ−Ｖ族系ＦＥＴのゲ―トの形成方法
によれば， 始めにゲ−ト電極をパタ―ニングして位置決めする
と自動的にソ―ス−ドレインの位置が決定され，オ―ミ
ック電極をパタ―ニングの際のアライメントが不要にな
るとともに，ソ―ス，ドレイン間の距離を極めて短くす
ることが可能である。 また，オ―ミック面を取出す為のウエットエッチン
グにおいてサイドエッチングができるのでゲ―ト長をサ
ブミクロンオ―ダ―で形成することができる。 以上，により超高速動作が可能なＦＥＴを実現する
ことができる。
に，本発明のＩＩＩ−Ｖ族系ＦＥＴのゲ―トの形成方法
によれば， 始めにゲ−ト電極をパタ―ニングして位置決めする
と自動的にソ―ス−ドレインの位置が決定され，オ―ミ
ック電極をパタ―ニングの際のアライメントが不要にな
るとともに，ソ―ス，ドレイン間の距離を極めて短くす
ることが可能である。 また，オ―ミック面を取出す為のウエットエッチン
グにおいてサイドエッチングができるのでゲ―ト長をサ
ブミクロンオ―ダ―で形成することができる。 以上，により超高速動作が可能なＦＥＴを実現する
ことができる。
【図１】本発明のＩＩＩ−Ｖ族系ＦＥＴのゲ―トの形成
方法により作製したＪ−ＦＥＴの断面図である。
方法により作製したＪ−ＦＥＴの断面図である。
【図２】Ｊ−ＦＥＴ製作の第１工程を示す断面図であ
る。
る。
【図３】Ｊ−ＦＥＴ製作の第２工程を示す断面図であ
る。
る。
【図４】Ｊ−ＦＥＴ製作の第３工程を示す断面図であ
る。
る。
【図５】Ｊ−ＦＥＴ製作の第４工程を示す断面図であ
る。
る。
【図６】Ｊ−ＦＥＴ製作の第５工程を示す断面図であ
る。
る。
【図７】Ｊ−ＦＥＴ製作の第６工程を示す断面図であ
る。
る。
【図８】Ｊ−ＦＥＴ製作の第７工程を示す断面図であ
る。
る。
【図９】Ｊ−ＦＥＴ製作の第８工程を示す断面図であ
る。
る。
【図１０】本発明のゲ―トの形成方法をＨＥＭＴに用い
た積層構造を示す断面図である。
た積層構造を示す断面図である。
【図１１】ＨＥＭＴのゲ―トを形成した状態を示す断面
図である。
図である。
【図１２】本発明の他の実施例を示す図である。
【図１３】本発明の他の実施例を示す図である。
【図１４】従来のＪ−ＦＥＴを示す断面図である。
【図１５】従来のＨＥＭＴを示す断面図である。
１，３０ 基板 ２，３１ バッファ層 ３，３３ 活性層 ４，４０ ストップ層 ５ ゲート層 ６ メタル ６ａ，３６ ゲ―ト電極 ７ レジスト ８ メタル電極 ８ａ ソ―ス電極 ８ｂ ドレイン電極
フロントページの続き (72)発明者 内田 暁 東京都武蔵野市中町２丁目９番32号 横河 電機株式会社内 (72)発明者 野々山 淳 東京都武蔵野市中町２丁目９番32号 横河 電機株式会社内
Claims (1)
- 【請求項１】 ＩＩＩ−Ｖ族系元素を積層して形成する
ＦＥＴの形成方法において，活性層となる層上に予めＡ
ｌＡｓ層を形成し，該ＡｌＡｓ層の上にコンタクト層お
よびゲ―ト電極用メタルを積層後そのメタル電極をパタ
―ニングし，該メタル電極をマスクとしてクエン酸活水
をエッチング液として用い，前記コンタクト層をエッチ
ングしてゲ―ト電極を形成することを特徴とするＩＩＩ
−Ｖ族系ＦＥＴのゲ―トの形成方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30926791A JPH05144848A (ja) | 1991-11-25 | 1991-11-25 | Ｉｉｉーｖ族系ｆｅｔのゲートの形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30926791A JPH05144848A (ja) | 1991-11-25 | 1991-11-25 | Ｉｉｉーｖ族系ｆｅｔのゲートの形成方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05144848A true JPH05144848A (ja) | 1993-06-11 |
Family
ID=17990941
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30926791A Pending JPH05144848A (ja) | 1991-11-25 | 1991-11-25 | Ｉｉｉーｖ族系ｆｅｔのゲートの形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05144848A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5696035A (en) * | 1996-02-09 | 1997-12-09 | Mitsubishi Denki Kabushiki Kaisha | Etchant, etching method, and method of fabricating semiconductor device |
| US5895941A (en) * | 1996-07-01 | 1999-04-20 | Mitsubishi Denki Kabushiki Kaisha | Field effect transistor with electrode portions under T-shaped gate structure |
-
1991
- 1991-11-25 JP JP30926791A patent/JPH05144848A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5696035A (en) * | 1996-02-09 | 1997-12-09 | Mitsubishi Denki Kabushiki Kaisha | Etchant, etching method, and method of fabricating semiconductor device |
| US5895941A (en) * | 1996-07-01 | 1999-04-20 | Mitsubishi Denki Kabushiki Kaisha | Field effect transistor with electrode portions under T-shaped gate structure |
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