JPH05146196A - ステツピングモータ駆動回路 - Google Patents

Abstract

(57)【要約】 【目的】特別に高速なＣＰＵを使用せずに、従来のＣＰ
Ｕを使用してステッピングモータを高速回転駆動する。 【構成】制御部（ＣＰＵ）１１から出力される設定デー
タｆをＦＩＦＯメモリ１２に記憶させ、このＦＩＦＯメ
モリ１２から設定データがローダブルダウンカウンタ１
３に出力され、ローダブルダウンカウンタ１３によりそ
の設定データにより設定されたカウント値がカウントさ
れるとローダブルダウンカウンタ１３からキャリー信号
ｉを、位相制御回路１４に出力すると共に、キャリー信
号を読込信号としてＦＩＦＯメモリ１２に入力するも
の。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、高速回転駆動の可能
なステッピングモータ駆動回路に関する。

【０００２】

【従来の技術】従来のステッピングモータの駆動制御回
路を図１０に示す。制御部１は各部の動作を制御するＣ
ＰＵ（central processor unit）と共にＲＯＭ（read o
nlymemory、図示せず）及びＩ／Ｏ（input/output）等
から構成されている。この制御部１からステッピングモ
ータ（図示せず）の速度制御するための設定データ（８
ビットデータ）信号ａが、書込信号ｂと共に出力され、
データラッチ回路２に入力されるようになっている。前
記制御部１からのデータ信号ａで送信された設定データ
は、書込信号ｂにより前記データラッチ回路２に記憶保
持（ラッチ）され、さらにこの記憶保持された設定デー
タは、ローダブルダウンカウンタ３に入力されるように
なっていた。

【０００３】このローダブルダウンカウンタ３には、前
記制御部１から出力されたクロック信号ｃが入力される
ようになっており、前記データラッチ回路２から入力さ
れた設定データにより設定されたカウント値をその入力
されたクロック信号でダウンカウントして、そのカウン
ト値が「０」になると、ステッピングモータのＡ相、反
転Ａ相、Ｂ相、反転Ｂ相への通電制御を行う位相制御回
路４へキャリー信号ｄを出力する。この位相制御回路４
は、キャリー信号ｄから得られた進相クロック及び前記
制御部１から入力される回転方向信号ｅに基づいて、ス
テッピングモータの各相に対して通電制御を行う。

【０００４】キャリー信号ｄは、さらに前記ローダブル
ダウンカウンタ３のロード端子Ｒに入力されると共に、
前記制御部１に割込信号ｄとして入力され、前記制御部
１は、この割込信号ｄに基づいて、次の設定データを送
信するデータ信号ａを書込信号ｂと共に前記データラッ
チ回路２に出力し、前記ローダブルダウンカウンタ３は
ロード端子Ｒに入力されたキャリー信号ｄにより前記デ
ータラッチ回路２から設定データを読取るようになって
いる。図１１に、キャリー（割込）信号ｄが入力された
ときに前記制御部（ＣＰＵ）１が行う処理の流れ図を示
す。

【０００５】ローダブルダウンカウンタ３からのキャリ
ー信号ｄにより割込が発生すると、割込（キャリー）信
号が入力されたか否か判断して、割込信号が入力される
までの待機状態となる。割込信号が入力されると次の設
定データを計算し、その計算して得た設定データを、書
込信号ｂを出力してデータ信号ａによりデータラッチ回
路２に記憶保持させる。この設定データの記憶保持が終
了すると次のキャリー信号ｄによる割込が発生するまで
の待機状態となる。

【０００６】以上説明したように、制御部１から設定デ
ータが出力するタイミングは、ローダブルダウンカウン
タ３からのキャリー信号ｄにより割込が発生するのを待
って、設定データをデータラッチ回路２に出力するよう
になっている。

【０００７】

【発明が解決しようとする課題】従来のステッピングモ
ータ駆動回路では、データラッチ回路２を使用し、ロー
ダブルダウンカウンタ３からのキャリー信号を割込信号
として、制御部（ＣＰＵ）１によって次の設定データの
出力の処理が行われるため、ステッピングモータの高速
回転駆動においては、制御部１による次の設定データの
出力の処理を行っている間に、すでにステッピングモー
タがその次の設定データによる駆動ステップに入ってし
まうという事態が発生してしまう。つまり、制御部１に
よる設定データの出力処理が高速回転駆動しているステ
ッピングモータに追従できないという問題があった。こ
の問題を解決するためには、制御部１に処理速度の高速
なＣＰＵを使用すればよいが、そのような高速なＣＰＵ
はコストが高いという問題がある。

【０００８】そこでこの発明は、特別に高速なＣＰＵを
使用せずに、従来のＣＰＵを使用してステッピングモー
タを高速回転駆動できるステッピングモータ駆動回路を
提供することを目的とする。

【０００９】

【課題を解決するための手段】請求項１対応の発明は、
ステッピングモータの速度及び回転方向を設定して、基
準クロック、設定データ及び回転方向信号を出力する制
御手段と、この制御手段から出力された設定データを順
次入力して記憶すると共に入力した順番に出力するファ
ストインファストアウトメモリ（fast in fast out mem
ory 、先入れ先出し形メモリ）と、このファストインフ
ァストアウトメモリから順番に出力される設定データに
基づいて、基準クロックにより設定時間を計数してから
キャリー信号を出力すると共にそのキャリー信号により
ファストインファストアウトメモリから次の設定データ
を読み取るカウンタと、制御手段から出力された回転方
向信号によりステッピングモータの各相の位相を決定
し、カウンタから出力されたキャリー信号により駆動パ
ルスをステッピングモータの各相に対して決定された位
相で出力する駆動パルス出力手段とを設けたものであ
る。

【００１０】請求項２対応の発明は、請求項１対応の発
明において、制御手段から基準クロックを入力してこの
基準クロックの周期を２のｎ乗倍にしてカウンタに出力
する２のｎ乗分の１分周カウンタを設けたものである。

【００１１】請求項３対応の発明は、請求項２対応の発
明において、カウンタはファストインファストアウトメ
モリからカウンタに入力される設定データの最上位ビッ
トのデータには関係なく、その最上位ビットのデータを
１に固定したものである。

【００１２】

【作用】このような構成の本発明において、制御手段に
より、ステッピングモータの速度及び回転方向が設定さ
れ、基準クロック、設定データ及び回転方向信号が出力
される。ファストインファストアウトメモリにより、こ
の出力された設定データは、順次入力されて記憶される
と共に入力された順番に出力される。

【００１３】このファストインファストアウトメモリか
ら出力された設定データに基づいて、カウンタは、制御
手段から出力された基準クロックにより設定時間を計数
してキャリー信号を出力すると共に、そのキャリー信号
によりファストインファストアウトメモリから次の設定
データを読取る。

【００１４】駆動パルス出力手段により、制御手段から
出力された回転方向信号によりステッピングモータの各
相の位相が決定され、カウンタから出力されたキャリー
信号により駆動パルスがステッピングモータの各相に対
して決定された位相で出力される。

【００１５】また、制御手段から出力された基準クロッ
クは、２のｎ乗分の１分周カウンタにより、その基準ク
ロックの周期が２のｎ乗倍にされて、カウンタに出力さ
れる。

【００１６】また、ファストインファストアウトメモリ
から出力された設定データ（複数ビットのデータ）の最
上位ビットのデータには関係なく、カウンタにおけるそ
の最上位ビットのデータが１に固定される。

【００１７】

【実施例】以下、この発明の第１の一実施例を図面を参
照して説明する。

【００１８】図１において、１１は各部の動作を制御す
るＣＰＵ（central processor unit）等を有して構成さ
れた制御部である。この制御部１１からは、９ビットの
ＦＩＦＯメモリ（fast in fast out memory ）１２から
出力された書込可能信号ｇの入力確認にしたがって、ス
テッピングモータ（図示せず）を駆動制御するためのデ
ータ（９ビットデータ）信号ｆが書込信号ｈと共に出力
されてそのＦＩＦＯメモリ１２に入力されるようになっ
ている。前記制御部１１からのデータ信号ｆで送信され
た設定データは、書込信号ｈにより前記ＦＩＦＯメモリ
１２に順次記憶保持され、さらにこの記憶保持された設
定データは、８ビットのローダブルダウンカウンタ１３
から出力するキャリー信号ｉが読込信号として９ビット
のＦＩＦＯメモリ１２に入力されることにより、記憶保
持された順番に前記ローダブルダウンカウンタ１３に入
力されるようになっている。

【００１９】このローダブルダウンカウンタ１３には、
前記制御部１１から出力されたクロック信号ｊが入力さ
れるようになっており、前記ＦＩＦＯメモリ１２から入
力された設定データにより設定されたカウント値を、そ
の入力されたクロック信号ｊでダウンカウントして、そ
のカウント値が「０」になると、ステッピングモータの
Ａ相、反転Ａ相、Ｂ相、反転Ｂ相への通電制御を行う移
動制御回路１４へ、キャリー信号ｉを出力する。この位
相制御回路１４は、キャリー信号ｉ及び前記制御部１１
から入力された回転方向信号ｋに基づいて、ステッピン
グモータの各相に対して通電制御を行う。

【００２０】キャリー信号ｉは、さらに前記ローダブル
ダウンカウンタ１３のロード端子Ｒに入力され、前記ロ
ーダブルダウンカウンタ１３は、ロード端子に入力され
たキャリー信号ｉにより前記ＦＩＦＯメモリ１２から設
定データを読取るようになっている。

【００２１】図２に、前記ローダブルダウンカウンタ１
３から前記ＦＩＦＯメモリ１２へキャリー信号ｉが出力
されたことにより、そのＦＩＦＯメモリ１２から書込可
能信号ｇが入力されたときに前記制御部（ＣＰＵ）１１
が行う処理の流れ図を示す。

【００２２】ローダブルダウンカウンタ１３からキャリ
ー信号ｉがＦＩＦＯメモリ１２に入力されると、ＦＩＦ
Ｏメモリ１２から設定データが記憶保持された順番でロ
ーダブルダウンカウンタ１３に出力され、ＦＩＦＯメモ
リ１２から書込可能信号ｇが発生する。

【００２３】まず、この発生した書込可能信号ｇが入力
されたか否かを判断して、書込可能信号ｇが入力される
までの待機状態となる。書込可能信号ｇが入力されると
次の設定データを計算し、その計算して得た設定データ
を、書込信号ｈと共にデータ信号ｆにより出力してＦＩ
ＦＯメモリ１２に記憶保持させる。この設定データの記
憶保持が終了すると、書込可能信号ｇがまだ出力されて
いるか否かを判断して、書込可能信号ｇがまだ出力され
ていれば再びさらに次の設定データを計算する処理に戻
るようになっている。

【００２４】また、書込可能信号ｇが出力されていなけ
れば、再び、ローダブルダウンカウンタ１３からのキャ
リー信号ｉによる書込可能信号ｇが、発生するまでの待
機状態となる処理に戻るようになっている。このような
構成の本実施例においては、制御部１１から書込信号ｈ
と共にデータ信号ｆにより設定データがＦＩＦＯメモリ
１２に出力される。

【００２５】この時のＦＩＦＯメモリ１２おける各信号
のタイミングを、図３に示す。図３（ａ）にＦＩＦＯメ
モリ１２に入力されたデータ信号ｆを示し、図３（ｂ）
にＦＩＦＯメモリ１２に入力された書込信号ｈ、図３
（ｃ）にＦＩＦＯメモリ１２からローダブルダウンカウ
ンタ１３へ出力するデータ信号（データ信号ｆ）、図３
（ｄ）にＦＩＦＯメモリ１２に入力される読込信号（キ
ャリー信号ｉ）を示す。

【００２６】図３に示すように、書込信号ｈと共にデー
タ信号ｆにより設定データが順次ＦＩＦＯメモリ１２に
入力される。このうち最初の設定データ（データ１）の
みは、記憶保持されると同時にローダブルダウンカウン
タ１３に出力される。そしてその最初の設定データ（デ
ータ１）の次の設定データ（データ２）は、時点Ｃにお
ける読込信号（キャリー信号ｉ）の入力（ダウンエッジ
の入力）により出力される。それ以降の設定データにお
いても読込信号の入力により出力されるようになってい
る。ただし、次の設定データが入力されていない場合に
は読込信号が入力されても、そのとき出力されている設
定データが継続して出力される事になる。

【００２７】この時のローダブルダウンカウンタ１３に
おける各信号のタイミングを図４に示す。図４（ａ）に
ローダブルダウンカウンタ１３に入力されるクロック信
号ｊを示し、図４（ｂ）にローダブルダウンカウンタ１
３から位相制御回路１４へ出力するキャリー信号ｉ、図
４（ｃ）にローダブルダウンカウンタ１３からＦＩＦＯ
メモリ１２へ出力する読込信号（キャリー信号ｉ）、図
４（ｄ）にＦＩＦＯメモリ１２からローダブルダウンカ
ウンタ１３に入力されたデータ信号（データ信号ｆ）、
図４（ｅ）にローダブルダウンカウンタ１３におけるカ
ウントデータ信号を示す。

【００２８】図４に示すように、入力されている設定デ
ータがカウント値「８」の時には、その前の設定データ
がカウントされており、この前の設定データにより設定
されたカウントデータ信号がクロック信号ｊによりダウ
ンカウントされて「０」になると、時点Ｄに示すよう
に、キャリー信号ｉ及び読込信号が出力され、入力され
ている設定データによりカウントデータ信号の設定が行
われると共にＦＩＦＯメモリ１２から出力される設定デ
ータが次の設定データとなる。この次の設定データは、
図４の例ではカウント値「９」のものとなっている。

【００２９】カウント値「８」の設定データにより
「８」に設定されたカウントデータ信号は、クロック信
号ｊによりカウントダウンされて「０」になると、時点
Ｅに示すように、再びキャリー信号ｉ及び読込信号が出
力される。そしてその時設定されている設定データ（カ
ウント値「９」）によりカウントデータ信号が「９」に
設定されて、クロック信号ｊによりカウントダウンが開
始される。

【００３０】また、制御部１１から出力された方向回転
信号ｅにより、回路制御回路１４は正回転又は逆回転を
決定し、ローダブルダウンカウンタ１３から出力される
キャリー信号ｉから得られた進相クロック（ＣＬＫ）に
より、図５（ａ）に示す正回転（ＣＷ）時のＡ相及びＢ
相の通電タイミング又は図５（ｂ）に示す逆回転（ＣＣ
Ｗ）時のＡ相及びＢ相の通電タイミングに基づいて、ス
テッピングモータを通電駆動制御する。

【００３１】このように本実施例によれば、ＦＩＦＯメ
モリ１２を使用し、ローダブルダウンカウンタ１３から
のキャリー信号ｉを読込信号としてこのＦＩＦＯメモリ
１２に入力させたことにより、制御部１１のＣＰＵは、
ステッピングモータの設定データをＦＩＦＯメモリ１２
の容量にしたがって設定データをＦＩＦＯメモリ１２に
書込む処理を行うだけで済むため、ローダブルダウンカ
ウンタ１３の設定データを読込むタイミングは、キャリ
ー信号ｉにより制御される事になる。従って、特別高速
なＣＰＵを使用せずに、しかも高速なＣＰＵに比べて安
価にステッピングモータを高速回転駆動できる。また、
図６にこの発明の第２の一実施例を示す。

【００３２】この実施例は、前述の第１の実施例におい
て、制御部１１とローダブルダウンカウンタ１３へのク
ロック信号ｊのラインに、２のｎ乗分の１分周カウンタ
１５を介し、この２のｎ乗分の１分周カウンタ１５にお
いて、前記制御部１１から出力されたクロック信号ｊ
は、その周期を２のｎ乗倍したクロック信号（２のｎ乗
倍クロック信号ｎ）に変換して前記ローダブルダウンカ
ウンタ１３に出力するようになっている。

【００３３】また、前記制御部１１から書込信号ｈと共
に前記ＦＩＦＯメモリ１２へ出力するデータ信号ｐに
は、前記２のｎ乗分の１分周カウンタ１５の分周値を設
定するデータが含まれている。すなわちデータ信号ｐの
上位２ビットは、前記２のｎ乗分の１分周カウンタ１５
の分周値の設定データ（０、１、２）のため（分周値デ
ータ信号ｒ）に使用され、下位７ビットはローダブルダ
ウンカウンタ１３のカウント値のため（カウントデータ
信号ｓ）に使用されている。

【００３４】そして、前記ＦＩＦＯメモリ１２からは、
前記２のｎ乗分の１分周カウンタ１５へ前記分周値デー
タ信号ｒが出力され、前記ローダブルダウンカウンタ１
３へカウントデータ信号ｓが出力されるようになってお
り、そのローダブルダウンカウンタ１３のカウントデー
タ信号入力部の最上位ビットは「１」に固定されてい
る。

【００３５】図７に、前記ローダブルダウンカウンタ１
３から前記ＦＩＦＯメモリ１２へキャリー信号ｉが出力
されたことにより、そのＦＩＦＯメモリ１２から書込可
能信号ｇが入力されたときに前記制御部（ＣＰＵ）１１
が行う処理の流れ図を示す。

【００３６】ローダブルダウンカウンタ１３からキャリ
ー信号ｉがＦＩＦＯメモリ１２に入力されると、ＦＩＦ
Ｏメモリ１２から設定データが記憶保持された順番でロ
ーダブルダウンカウンタ１３に出力され、ＦＩＦＯメモ
リ１２から書込可能信号ｇが発生する。

【００３７】まず、この発生した書込可能信号ｇが入力
されたか否かを判断して、書込可能信号ｇが入力される
までの待機状態となる。書込可能信号ｇが入力されると
次の設定データ及び２のｎ乗分の１分周カウンタ１５の
分周値のデータを計算し、その計算して得た設定データ
及び分周値のデータを、書込信号ｈと共にデータ信号ｐ
により出力してＦＩＦＯメモリ１２に記憶保持させる。
この設定データの記憶保持が終了すると、書込可能信号
ｇがまだ出力されているか否かを判断して、書込可能信
号ｇがまだ出力されていれば再びさらに次の設定データ
を計算する処理に戻るようになっている。

【００３８】また、書込可能信号ｇが出力されていなけ
れば、再び、ローダブルダウンカウンタ１３からのキャ
リー信号ｉによる書込可能信号ｇが、発生するまでの待
機状態となる処理に戻るようになっている。

【００３９】このような構成の本実施例においては、制
御部１１から出力されるクロック信号ｊ及び９ビットの
データ信号ｐの上位２ビットのデータが、ＦＩＦＯメモ
リ１２を介して２のｎ乗分の１分周カウンタ１５に入力
されることにより、上位２ビットの数値が「０」の時に
は図８（ａ）に示すような分周がかからないクロック信
号ｎ、「１」の時には図８（ｂ）に示すような１／２の
分周がかかったクロック信号ｎ、「２」の時には図８
（ｃ）に示すような１／４の分周がかかったクロック信
号ｎ、「３」の時には図８（ｄ）に示すような１／８の
分周がかかったクロック信号ｎが、ローダブルダウンカ
ウンタ１３に出力される。なお、この実施例においては
１／８の分周は使用していない。

【００４０】さらに、ローダブルダウンカウンタ１３の
最上位ビットは「１」に固定されているので、制御部１
１から出力されるデータ信号の下位７ビットのデータ
が、ＦＩＦＯメモリ１２を介してローダブルダウンカウ
ンタ１３へ入力するデータにより１２８〜２５５までの
数値を取ることができる。

【００４１】この実施例においても前述した実施例と同
様に、図３、図４及び図５に示すＦＩＦＯメモリ１２、
ローダブルダウンカウンタ１３及び位相制御回路１４に
おける各信号の通電タイミングにしたがって制御され
る。

【００４２】従って、図９に示すように、７ビットのカ
ウントデータ信号ｓ及び２のｎ乗分の１分周カウンタ１
５からの２のｎ乗倍クロック信号ｎにより、クロック信
号ｊの速度Ｋに対して１／１２８〜１／２５５〜１／５
１２までのクロック速度Ｌ〜Ｍ〜Ｎの２のｎ乗倍クロッ
ク信号ｎを得ることができる。従って、ローダブルダウ
ンカウンタ１３は、この２のｎ乗倍クロック信号ｎに基
づいてキャリー信号ｄを出力するので、この１／１２８
〜１／５１２までのクロック速度を持つキャリー信号ｄ
から得られる進相クロックによって、位相制御回路１４
はステッピングモータの各相の通電タイミングパルスを
出力するので、ステッピングモータのスローアップ制御
を高い精度で行う事ができる。なお、実施例において
は、さらに１／５１２〜１／１０２０までのクロック速
度をキャリー信号ｄとして発生させることも可能である
が、図９には図示していない。

【００４３】このように本実施例は、ＦＩＦＯメモリ１
２を使用したことにより、前述した実施例と同様なステ
ッピングモータを高速回転駆動できる効果を得ることが
でき、２のｎ乗分の１分周カウンタ１５及びローダブル
ダウンカウンタ１３のデータ入力において最上位ビット
を「１」に固定したことにより、ステッピングモータを
高速回転駆動させるのに必要なスローアップ制御をより
高い精度で行うことができる。

【００４４】

【発明の効果】以上詳述したようにこの発明によれば、
特別に高速なＣＰＵを使用せずに、従来のＣＰＵを使用
してステッピングモータを高速回転駆動できるステッピ
ングモータ駆動回路を提供できる。

【図面の簡単な説明】

【図１】この発明の第１実施例の要部回路構成を示すブ
ロック図。

【図２】同実施例の制御部（ＣＰＵ）が行う処理の流れ
を示す図。

【図３】同実施例のＦＩＦＯメモリの各信号のタイミン
グを示す図。

【図４】同実施例のローダブルダウンカウンタの各信号
のタイミングを示す図。

【図５】同実施例の正回転時及び逆回転時ののステッピ
ングモータの各相の通電タイミングを示す図。

【図６】この発明の第２実施例の要部回路構成を示すブ
ロック図。

【図７】同実施例の制御部（ＣＰＵ）が行う処理の流れ
を示す図。

【図８】同実施例の２のｎ乗分の１分周カウンタにより
分周されたクロック信号を示す図。

【図９】同実施例のステッピングモータの始動時の速度
曲線を示す図。

【図１０】従来例の要部回路構成を示すブロック図。

【図１１】従来例の制御部（ＣＰＵ）が行う処理の流れ
を示す図。

【符号の説明】

１１…制御部（ＣＰＵ）、１２…ＦＩＦＯメモリ、１３
…ローダブルダウンカウンタ、１４…位相制御回路、ｆ
…データ信号、ｉ…キャリー信号。

Claims (3)

【特許請求の範囲】
1. 【請求項１】 ステッピングモータの速度及び回転方向
   を設定して、基準クロック、設定データ及び回転方向信
   号を出力する制御手段と、この制御手段から出力された
   設定データを順次入力して記憶すると共に入力した順番
   に出力するファストインファストアウトメモリと、この
   ファストインファストアウトメモリから順番に出力され
   る設定データに基づいて、前記基準クロックにより設定
   時間を計数してからキャリー信号を出力すると共にその
   キャリー信号により前記ファストインファストアウトメ
   モリから次の設定データを読み取るカウンタと、前記制
   御手段から出力された回転方向信号により前記ステッピ
   ングモータの各相の位相を決定し、前記カウンタから出
   力されたキャリー信号により駆動パルスを前記ステッピ
   ングモータの各相に対して決定された位相で出力する駆
   動パルス出力手段とを設けたことを特徴とするステッピ
   ングモータ駆動回路。
2. 【請求項２】 制御手段から出力された基準クロックを
   入力してこの基準クロックの周期を２のｎ乗倍にしてカ
   ウンタに出力する２のｎ乗分の１分周カウンタを設けた
   ことを特徴とする前記請求項１記載のステッピングモー
   タ駆動回路。
3. 【請求項３】 カウンタは、ファストインファストアウ
   トメモリから前記カウンタに入力される設定データの最
   上位ビットのデータには関係なく、その最上位ビットの
   データを１に固定したことを特徴とする前記請求項２記
   載のステッピングモータ駆動回路。