JPH0514919B2

JPH0514919B2 -

Info

Publication number: JPH0514919B2
Application number: JP59030116A
Authority: JP
Inventors: Masamichi Yumino
Original assignee: Pioneer Electronic Corp
Current assignee: Pioneer Corp
Priority date: 1984-02-20
Filing date: 1984-02-20
Publication date: 1993-02-26
Also published as: JPS60173598A

Description

【発明の詳細な説明】技術分野本発明は、オーデイオ信号の周波数を指令に応
じて変化させることによつて原音と再生音間の音
程を制御する音程制御装置に関する。

背景技術オーデイオ信号を所定周期をもつて標本化して
得たデータを順次RAM（Random Access
Memory）等の記憶手段に書き込み、書き込まれ
たデータを読み出す周期を指令に応じて変化させ
ることにより読み出したデータから得られる再生
オーデイオ信号の周波数を変化させて音程を制御
する方式の音程制御装置として第１図に示す如き
装置が本発明者によつて考案された。第１図にお
いて、入力端子INを介してオーデイオ信号が
Ａ／Ｄ（アナログ・デイジタル）変換器１に供給
されている。Ａ／Ｄ変換器１において、オーデイ
オ信号は所定周期をもつて標本化されたのち得ら
れた標本値に対応する所定数ビツトのデイジタル
データに変換されてデータバス２に送出される。
データバス２にはRAM３のデータ入出力端子が
接続されている。RAM３のアドレス入力端子に
はマルチプレクサ４を介して書き込み位置情報発
生手段としてのカウンタ５及びマルチプレクサ６
の出力が択一的に供給される。マルチプレクサ６
は、制御入力が低レベルのとき第１読み出し位置
情報発生手段としてのカウンタ７の出力データを
選択的に出力しかつ制御入力が高レベルのとき第
２読み出し位置情報発生手段としての加算器８の
出力データを選択的に出力するように構成されて
いる。加算器８はカウンタ７の出力データと所定
データＮとを加算して得たデータを出力するよう
に構成されている。

RAM３にはパルス発生回路９より書き込みパ
ルスP_W及び読み出しパルスP_Rが供給されている。
RAM３は、書き込みパルスP_Wが発生したとき書
き込みモードとなりかつ読み出しパルスP_Rが発
生したとき読み出しモードとなるように構成され
ている。また、パルス発生回路９は、クロツクを
発生しつつこのクロツクに基づいて所定周期をも
つて書き込みパルスP_Wを発生しかつ操作部（図
示せず）からの指令に応じて周期で読み出しパル
スP_R及びタイミングパルスを発生するように構
成されている。このパルス発生回路９より出力さ
れた書き込みパルスP_W及び読み出しパルスP_Rは、
それぞれカウンタ５及び７のクロツク入力端子に
も供給されている。また、書き込みパルスP_Wが
発生したときのみ所定時間に亘つてマルチプレク
サ４よりRAM３のアドレス入力端子にカウンタ
５の出力が選択的に供給されかつそれ以外のとき
はマルチプレクサ６の出力がRAM３のアドレス
入力端子に供給されるようにマルチプレクサ４の
制御入力を発生する切換制御信号発生回路１０が
設けられている。

従つて、RAM３にはデータバス２に送出され
たデイジタルデータがカウンタ５の出力によつて
指定される記憶位置に順次記憶される。そして、
指令に応じた周期をもつて読み出しパルスP_Rが
発生するとRAM３の各記憶位置に書き込まれた
デイジタルデータが書き込まれた順に順次読み出
されてデータバス２を介してラツチ回路１１及び
１２のデータ入力端子に供給される。ラツチ回路
１１及び１２のクロツク入力端子にはタイミング
コントロール回路１３におけるＤ形フリツプフロ
ツプ１４及び１５のＱ出力が供給されている。Ｄ
形フリツプフロツプ１４のＤ入力端子には読み出
しパルスP_Rと繰り返し周波数が等しくかつ高レ
ベルのタイミングパルスがパルス発生回路９より
供給されている。このＤ形フリツプフロツプ１４
のＱ出力はラツチ回路１１に供給されると共にＤ
形フリツプフロツプ１６のＤ入力端子に供給され
ている。Ｄ形フリツプフロツプ１６のＱ出力はＤ
形フリツプフロツプ１５のＤ入力端子及びマルチ
プレクサ６の制御入力端子に供給されている。こ
れらＤ形フリツプフロツプ１４及び１５のクロツ
ク入力端子にはパルス発生回路９より出力された
クロツクが直接供給されている。また、Ｄ形フリ
ツプフロツプ１６のクロツク入力端子にはインバ
ータ１７を介してパルス発生回路９より出力され
たクロツクが供給されている。

ラツチ回路１１及び１２にはＤ形フリツプフロ
ツプ１４及び１５のＱ出力が高レベルになつた時
RAM３よりデータバス２を介して供給されたデ
ータがそれぞれラツチされる。これらラツチ回路
１１及び１２の出力データは、ラツチ回路１８及
び１９にそれぞれ供給されて高レベルのタイミン
グパルスの発生時にラツチされる。これらラツチ
回路１８及び１９出力データはＤ／Ａ変換器２０
及び２１によつてオーデイオ信号に変換されたの
ちVCA（可変利得増幅器）２２及び２３にそれぞ
れ供給される。VCA２２及び２３は、例えば制
御入力端子に供給された所定のビツト数のレベル
制御データの変化に応じて相反する方向に変化す
る利得をもつて入力信号を増幅するように構成さ
れている。これらVCA２２及び２３の制御入力
端子にはレベル制御データ発生回路２４の出力デ
ータが供給されている。レベル制御データ発生回
路２４は、カウンタ５の出力データとカウンタ７
及び加算器８のうのち一方の出力データとの差が
所定値以下になつたときクロツクが所定数回発生
する毎に変化するバイナリデータをレベル制御デ
ータとして出力するように構成されている。そし
て、VCA２２及び２３の出力が加算回路２５に
よつて加算されたのち出力端子OUTに導出され
る。

以上の構成において、Ｄ形フリツプフロツプ１
４〜１６は、クロツク入力の立上りエツジでＤ入
力をラツチするものとする。そうすると、第２図
Ａ及び同図Ｂに示す如きクロツクａ及び高レベル
のタイミングパルスｂが発生した場合にＤ形フリ
ツプフロツプ１４のＱ出力ｃは、同図Ｃに示す如
くタイミング信号ｂを最大１クロツク分遅延して
得られる信号と同様の信号となる。また、Ｄ形フ
リツプフロツプ１６のＱ出力ｄは、同図Ｄに示す
如くＱ出力ｃをクロツクａの立上りエツジと立下
りエツジ間の時間だけ遅延した信号となる。ま
た、Ｄ形フリツプフロツプ１５のＱ出力ｅは、同
図Ｅに示す如くＱ出力ｃを１クロツク分遅延した
信号となる。従つて、マルチプレクサ６の制御入
力となつているＱ出力ｄが低レベルのときＱ出力
ｃが高レベルとなりかつＱ出力ｄが高レベルのと
きＱ出力ｅが高レベルとなることになる。このた
め、カウンタ７の出力データが読み出しアドレス
ＲとしてRAM３のアドレス入力となつていると
きRAM３から読み出されたデータがラツチ回路
１１にラツチされる。また、加算器８の出力デー
タが読み出しアドレスR′としてRAM３のアドレ
ス入力となつているときRAM３から読み出され
たデータがラツチ回路１２にラツチされる。

このラツチ回路１２にラツチされたデータから
得られたオーデイオ信号は、通常第３図Ｂに示す
如くVCA２３によつて減衰されて加算回路２５
には供給されず、ラツチ回路１１にラツチされた
データから得られオーデイオ信号のみが同図Ａに
示す如くそのままVCA２２を経て加算器２５に
供給されるようになつている。このラツチ回路１
１にラツチされたデータから得られるオーデイオ
信号の周波数が指令応じて変化する読み出しパル
スP_Rの繰り返し周波数に応じて変化し、再生音
の音程制御がなされる。

読み出しパルスP_R及び書き込みパルスP_Wの繰
り返し周波数が異なると読み出しアドレスＲ又は
R′とカウンタ５より出力される書き込みアドレ
スＷとが互いに近接することになる。そうする
と、VCA２２の利得が徐々に小になると同時に
VCA２３の利得が徐々に大になり始める（時刻
ｔ）。このため、ラツチ回路１１にラツチされた
データから得られかつVCA２２を経てオーデイ
オ信号の信号レベルが徐々に小になると同時にラ
ツチ回路１２にラツチされたデータから得られか
つVCA２３を経たオーデイオ信号の信号レベル
が徐々に大になる。ここで、VCA２２の利得が
０となりかつVCA２３の利得が１となつたとき
レベル制御データ発生回路２４より低レベルの
VCA終了信号が発生し、その後クロツクａが所
定数回発生した時（時刻t₂）VCA終了信号が消
滅すると同時にカウンタ７に加算器８の出力デー
タがプリセツトされかつレベル制御データ発生回
路２４の出力が初期状態に戻つてVCA２２及び
２３の利得がそれぞれ１及び０になるものとす
る。そうすると、出力端子OUTに導出されるオ
ーデイオ信号は、第３図Ｃに示す如く時刻t₁まで
読み出しアドレスＲによつて指定された記憶位置
から読み出されたデータから得られた信号であ
り、時刻t₁からt₂に亘つて読み出しアドレスＲ及
びR′によつて指定された記憶位置から読み出さ
れたデータから得られた２つのオーデイオ信号を
VCA２２及び２３の利得によつて定まる比率で
加算合成して得られる信号となる。そして、時刻
t₂以降においては出力端子OUTに導出される信
号は、加算器８の出力データがプリセツトされて
読み出しアドレスR′に対応するデータを出力す
るようになつたカウンタ７の出力データによつて
指定された記憶位置から読み出されたデータから
得られる信号となる。

従つて、書き込みアドレスが読み出しアドレス
Ｒ又はR′と等しくなつてデータの読み出しがな
されてない記憶位置に新たにデータが書き込まれ
たり、或いは既に読み出しがなされている記憶位
置に新たなデータの書き込みがなされる前に再び
読み出しがなされて再生音に不連続な変化が生じ
る場合にこの変化が徐々に生じることとなつて聴
感が損なわれるのを防止することができることに
なる。

ところが、第４図Ａに示す如き低レベルの
VCA終了信号が消滅した直後においてカウンタ
７に加算器８の出力データがプリセツトされて読
み出しアドレスR′によつて指定された記憶位置
から読み出されたデータがラツチ回路１１にラツ
チされるが、その前にＱ出力ｃが高レベルとなつ
てラツチ回路１１にラツチされていたデータであ
りかつ読み出しアドレスＲによつて得られたデー
タが同図Ｂに示す如くラツチ回路１８にラツチさ
れることとなる。このため、VCA終了信号の消
滅後において読み出しアドレスR′によつて得ら
れるオーデイオ信号中に瞬間的に読み出しアドレ
スＲによつて得られオーデイオ信号が混入してノ
イズが発生するという不都合が考えられる。尚、
第４図Ｃはラツチ回路１９にラツチされるデータ
を示している。

発明の概要そこで、本発明の目的はノイズの発生を防止し
つつ音程制御をなすことができる音程制御装置を
提供することである。

本発明による音程制御装置は、書き込み位置情
報によつて示される記憶位置と第１又は第２読み
出し位置情報によつて示される記憶位置とが近接
したとき第１読み出し位置情報によつて示された
記憶位置から読み出されたデータを一時記憶する
第２記憶手段の記憶データから得られる第１再生
オーデイオ信号の信号のレベルを徐々に低下させ
ると同時に第２読み出し位置情報によつて示され
た記憶位置から読み出されたデータを一時記憶す
る第３記憶手段の記憶データから得られる第２再
生オーデイオ信号の信号レベルを徐々に増大させ
て第２再生オーデイオ信号のみが出力されるよう
にしたのち第１読み出し位置情報を第２読み出し
位置情報と同一の情報に変化させると共に第１再
生オーデイオ信号のみが出力されるようにしかつ
第２再生オーデイオ信号のみが出力される間に亘
つて第２及び第３記憶手段の記憶内容が同一にな
るようにした構成となつている。

実施例以下、本発明の実施例につき第５図乃至第７図
を参照して詳細に説明する。

第５図において、Ａ／Ｄ変換器１、データバス
２、RAM３、マルチプレクサ４，６、カウンタ
５，７、加算器８、パルス発生回路９、切換制御
信号発生回路１０、ラツチ回路１１，１２，１
８，１９、タイミングコントロール回路１３、
Ｄ／Ａ変換器２０，２１、VCA２２，２３、レ
ベル制御データ発生回路２４及び加算回路２５は
第１図の装置と同様に接続されている。しかしな
がら、本例においてはタイミングコントロール回
路１３におけるＤ形フリツプフロツプ１４のＱ出
力Ｃはラツチ回路１１には直接供給されずAND
（論理積）ゲート２６の一方の入力端子に供給さ
れる。ANDゲート２６の他方の入力端子にはレ
ベル制御データ発生回路２４よりVCA終了信号
が供給されている。このANDゲート２６の出力
はOR（論理積）ゲート２７の一方の入力端子に
供給されている。ORゲート２７の他方の入力端
子にはＤ形フリツプフロツプ１５のＱ出力ｅが供
給されている。そして、このORゲート２７の出
力ｆがラツチ回路１１に供給されている。

以上の構成において、第６図Ａに示す如き低レ
ベルのVCA終了信号が発生するとANDゲート２
６の出力は低レベルとなるので、ORゲート２７
の出力ｆは同図Ｂに示す如く同図Ｄに示す如きＱ
出力ｅと同様に同図Ｃに示す如きＱ出力ｄを1/2
クロツク分遅延させた信号となる。また、VCA
信号が存在しないときはＱ出力ｃがANDゲート
２６を経てORゲート２７の一方の入力端子に供
給されるので、ORゲート２７の出力ｆはＱ出力
ｃが高レベルになるのと同タイミングで高レベル
となる。従つて、VCA終了信号が存在しないと
きは第１図の装置と同様な動作が得られることと
なる。VCA終了信号が第７図Ａに示す如く存在
するときにはラツチ回路１１に供給される出力ｆ
がＱ出力ｅと同タイミングで高レベルになるので
同図Ｂに示す如くラツチ回路１１の出力データを
ラツチするラツチ回路１８には同図Ｃに示す如き
データをラツチするラツチ回路１９と同様に読み
出しアドレスR′によつて得られたデータがラツ
チされることとなる。従つて、VCA終了信号が
消滅した直後において読み出しアドレスR′によ
つて得られるオーデイオ信号中に読み出しアドレ
スＲによつて得られるオーデイオ信号が混入する
ことがなくなり、ノイズの発生が防止されること
となる。

効果以上詳述した如く本発明による音程制御装置
は、再生オーデイオ信号の切換時になす信号レベ
ルの可変制御の終了時にラツチ回路１１及び１２
にラツチされるデータか同一になるようにした構
成となつているので、ラツチ回路１１に対応して
いる読み出しアドレスがラツチ回路１２に対応し
ていた読み出しアドレスに切換つたときにおいて
ラツチ回路１１の出力データのラツチ回路１８に
おけるラツチのタイミングに遅れが存在していて
もノイズの発生を防止することができるのであ
る。

【図面の簡単な説明】

第１図は、発明者等によつて提案されている音
程制御装置を示す回路ブロツク図、第２図は、第
１図の装置におけるタイミングコントロール回路
１３の回路動作を示す波形図、第３図及び第４図
は、第１図の装置の動作を示す図、第５図は、本
発明の一実施例を示す回路ブロツク図、第６図
は、第５図の装置におけるタイミングコントロー
ル回路１３の回路動作を示す波形図、第７図は、
第５図の装置の動作を示す図である。１……Ａ／Ｄ変換器、３……RAM、５，７…
…カウンタ、８……加算器、１１，１２，１８，
１９……ラツチ回路、１３……タイミングコント
ロール回路。

Claims

【特許請求の範囲】

１複数の記憶位置を有する第１記憶手段と、オ
ーデイオ信号を所定周期をもつて標本化して得た
データが前記複数の記憶位置に順次書き込まれて
記憶されるように前記所定周期をもつて変化する
書き込み位置情報を発生する書き込み位置情報発
生手段と、前記複数の記憶位置に書き込まれた前
記データが書き込まれた順に指令に応じた周期を
もつて順次読み出されるように第１読み出し位置
情報を発生する第１読み出し位置情報発生手段
と、前記第１読み出し位置情報とは互いに所定距
離だけ離れた位置を示す第２読み出し位置情報を
発生する第２読み出し位置情報発生手段と、前記
第１読み出し位置情報によつて示された記憶位置
から読み出されたデータを一時記憶する第２記憶
手段と、前記第２読み出し位置情報によつて示さ
れた記憶位置から読み出されたデータを一時記憶
する第３記憶手段とを含み、前記書き込み位置情
報によつて示される記憶位置と前記第１又は第２
読み出し位置情報によつて示される記憶位置とが
近接したとき前記第２記憶手段に記憶されたデー
タから得られる第１再生オーデイオ信号の信号レ
ベルを徐々に低下させると同時に前記第３記憶手
段に記憶されたデータから得られる第２再生オー
デイオ信号の信号レベルを徐々に増大させて前記
第２再生オーデイオ信号のみが出力されるように
したのち前記第１読み出し位置情報を前記第２読
み出し位置情報と同一の情報に変化させると共に
前記第１再生オーデイオ信号のみが出力されるよ
うにしかつ前記第２再生オーデイオ信号のみが出
力される間に亘つて前記第２及び第３記憶手段の
記憶内容が同一になるようにしたことを特徴とす
る音程制御装置。