JPH051495B2 - - Google Patents
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- JPH051495B2 JPH051495B2 JP60053652A JP5365285A JPH051495B2 JP H051495 B2 JPH051495 B2 JP H051495B2 JP 60053652 A JP60053652 A JP 60053652A JP 5365285 A JP5365285 A JP 5365285A JP H051495 B2 JPH051495 B2 JP H051495B2
- Authority
- JP
- Japan
- Prior art keywords
- input
- digit
- comparison circuit
- circuit
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02E—REDUCTION OF GREENHOUSE GAS [GHG] EMISSIONS, RELATED TO ENERGY GENERATION, TRANSMISSION OR DISTRIBUTION
- Y02E60/00—Enabling technologies; Technologies with a potential or indirect contribution to GHG emissions mitigation
- Y02E60/30—Hydrogen technology
- Y02E60/50—Fuel cells
Landscapes
- Design And Manufacture Of Integrated Circuits (AREA)
- Manipulation Of Pulses (AREA)
- Logic Circuits (AREA)
Description
【発明の詳細な説明】
（技術分野）
本発明は半導体集積回路で構成したマイクロコ
ンピユータあるいは周辺装置等に使用される２進
数の比較回路に関し、特に絶縁ゲート型MOSト
ランジスタを用いた比較回路に関する。
ンピユータあるいは周辺装置等に使用される２進
数の比較回路に関し、特に絶縁ゲート型MOSト
ランジスタを用いた比較回路に関する。
（従来の技術）
従来知られている比較回路は第５図に示すよう
に、２つの２進数Ａ（上位よりA3，A2，A1，A0）
並びにＢ（上位よりB3，B2，B1，B0）の入力に
対してAND回路１３からＡ＝Ｂ，OR回路１４，
１５からＡ＜Ｂ，Ａ＞Ｂが各々出力されるように
構成されている。
に、２つの２進数Ａ（上位よりA3，A2，A1，A0）
並びにＢ（上位よりB3，B2，B1，B0）の入力に
対してAND回路１３からＡ＝Ｂ，OR回路１４，
１５からＡ＜Ｂ，Ａ＞Ｂが各々出力されるように
構成されている。
（解決すべき問題点）
この比較回路に於いて、各桁の各々の一致を示
す一致回路１，２，３，４は同一回路構成の故に
規則的な配列化が可能であるが、各桁の不一致を
示すAND回路５，６，７，８，９：１０，１１，
１２はその入力の数が違うため規則的な配列化が
不可能であり、レイアウトのレギユラリテイを乱
し、又比較する桁数の増加に伴ない論理の再構成
も必要となり、拡張性に乏しい点があつた。
す一致回路１，２，３，４は同一回路構成の故に
規則的な配列化が可能であるが、各桁の不一致を
示すAND回路５，６，７，８，９：１０，１１，
１２はその入力の数が違うため規則的な配列化が
不可能であり、レイアウトのレギユラリテイを乱
し、又比較する桁数の増加に伴ない論理の再構成
も必要となり、拡張性に乏しい点があつた。
（発明の目的）
本発明の目的は、任意桁を規則的に配列するこ
とが可能な比較回路を提供することにある。
とが可能な比較回路を提供することにある。
（問題点を解決するための手段）
本発明は２進数の２つの入力の不一致を検出す
る回路と、一致を検出する回路と、２つの入力が
一致している場合下位桁の状態を上位に伝達する
トランスフアゲートと、２つの入力が不一致の場
合自桁の不一致の状態を上位に伝達すべく該トラ
ンスフアゲートの出力に共通に接続されゲートが
自桁の大、並びに小を示す不一致検出回路出力が
接続され、一方が他方と各々反転論理レベルが入
力された２つのトランスフアゲートから構成され
る。
る回路と、一致を検出する回路と、２つの入力が
一致している場合下位桁の状態を上位に伝達する
トランスフアゲートと、２つの入力が不一致の場
合自桁の不一致の状態を上位に伝達すべく該トラ
ンスフアゲートの出力に共通に接続されゲートが
自桁の大、並びに小を示す不一致検出回路出力が
接続され、一方が他方と各々反転論理レベルが入
力された２つのトランスフアゲートから構成され
る。
さらに、この比較回路を早桁縦続すべく最下位
桁の桁上げ入力を除く各桁桁上げ入力は各桁桁上
げ出力を接続し、最下位桁へは、比較数の各入力
時間間隔内に「０」，「１」又は「１」，「０」に変
化する入力を与へ、最下位桁の桁上げ出力信号を
前半サイクル結果を後半サイクル迄保持する回路
を設け、後半サイクルに一致或は大、小論理をと
る如く構成することもできる。
桁の桁上げ入力を除く各桁桁上げ入力は各桁桁上
げ出力を接続し、最下位桁へは、比較数の各入力
時間間隔内に「０」，「１」又は「１」，「０」に変
化する入力を与へ、最下位桁の桁上げ出力信号を
前半サイクル結果を後半サイクル迄保持する回路
を設け、後半サイクルに一致或は大、小論理をと
る如く構成することもできる。
（実施例）
本発明の一桁の一実施例を第１図に示す。以下
説明は正論理で行なう。Ａ，Ｂは比較すべき２進
数の１桁が入力される入力端子、１０２は比較す
る一方の入力端子Ｂに接続され反転出力を出すイ
ンバータ、１００は比較する一方の入力端子Ａに
他方がインバータ１０２に接続されたMAMD回
路、１０１は前記NAND回路１００に接続され
反転出力を出すインバータ、１０３は前記Ａイン
バータ１０２に接続されたNOR回路、１０５は
ゲートがインバータ１０１に、ドレインが論理レ
ベル「１」を出す電源に、ソースが桁上げ出力端
子COに接続されたトランスフアーゲート、１０
６はゲートがNOR１０３に、ドレインが前記桁
上げ出力端子COに、ソースが論理レベル「０」
を出すGNDに接続されたトランスフアゲート、
１０７はドレインが下位桁上げ入力端子CIに、
ゲートがNOR１０４に、ソースが前記COに接続
されたトランスフアゲートで、これにより一桁の
比較回路２００が構成される。
説明は正論理で行なう。Ａ，Ｂは比較すべき２進
数の１桁が入力される入力端子、１０２は比較す
る一方の入力端子Ｂに接続され反転出力を出すイ
ンバータ、１００は比較する一方の入力端子Ａに
他方がインバータ１０２に接続されたMAMD回
路、１０１は前記NAND回路１００に接続され
反転出力を出すインバータ、１０３は前記Ａイン
バータ１０２に接続されたNOR回路、１０５は
ゲートがインバータ１０１に、ドレインが論理レ
ベル「１」を出す電源に、ソースが桁上げ出力端
子COに接続されたトランスフアーゲート、１０
６はゲートがNOR１０３に、ドレインが前記桁
上げ出力端子COに、ソースが論理レベル「０」
を出すGNDに接続されたトランスフアゲート、
１０７はドレインが下位桁上げ入力端子CIに、
ゲートがNOR１０４に、ソースが前記COに接続
されたトランスフアゲートで、これにより一桁の
比較回路２００が構成される。
その動作を以下に説明する。比較数Ａ，Ｂが
「１」，「０」の場合、即ちＡ＞Ｂでは一方の比較
数Ｂが入力されるインバータ１０２の出力は
「１」、NAND１００出力は「０」、インバータ１
０１出力は「１」、NOR１０３出力は「０」、
NOR１０４出力は「０」の論理レベルとなる。
従つて、トランスフアゲート１０６，１０７は
「OFF」し、トランスフアーゲート１０５は
「ON」し上位桁上げ端子COに「１」を出力す
る。比較数Ａ，Ｂが「０」，「１」の場合、即ちＡ
＜Ｂではインバータ１０２の出力は「０」、
NAND１００「１」、インバータ１０１「０」、
NOR１０３「１」、NOR１０４「０」の論理レ
ベルとなり、従つてトランスフアゲート１０５，
１０７は「OFF」しトランスフアゲート１０６
は「ON」となりCOは「０」となる。比較数Ａ，
Ｂが一致している場合、「０」，「０」又は「１」，
「１」の如くＡ＝Ｂでは、インバータ１０１
「０」、NOR１０３「０」、NOR１０４「１」と
なり、トランスフアゲート１０５，１０６は
「OFF」、トランスフアゲート１０７は「ON」
し、桁上げ出力端子COはCIと同値をとる。
「１」，「０」の場合、即ちＡ＞Ｂでは一方の比較
数Ｂが入力されるインバータ１０２の出力は
「１」、NAND１００出力は「０」、インバータ１
０１出力は「１」、NOR１０３出力は「０」、
NOR１０４出力は「０」の論理レベルとなる。
従つて、トランスフアゲート１０６，１０７は
「OFF」し、トランスフアーゲート１０５は
「ON」し上位桁上げ端子COに「１」を出力す
る。比較数Ａ，Ｂが「０」，「１」の場合、即ちＡ
＜Ｂではインバータ１０２の出力は「０」、
NAND１００「１」、インバータ１０１「０」、
NOR１０３「１」、NOR１０４「０」の論理レ
ベルとなり、従つてトランスフアゲート１０５，
１０７は「OFF」しトランスフアゲート１０６
は「ON」となりCOは「０」となる。比較数Ａ，
Ｂが一致している場合、「０」，「０」又は「１」，
「１」の如くＡ＝Ｂでは、インバータ１０１
「０」、NOR１０３「０」、NOR１０４「１」と
なり、トランスフアゲート１０５，１０６は
「OFF」、トランスフアゲート１０７は「ON」
し、桁上げ出力端子COはCIと同値をとる。
ここでインバータ１０１はＡ＞Ｂで、NOR１
０３はＡ＜Ｂで、NOR１０４はＡ＝Ｂで「１」
の値をとる。即ち、インバータ１０１、NOR１
０３は不一致（大、小）を、NOR１０４は一致
を現わす。
０３はＡ＜Ｂで、NOR１０４はＡ＝Ｂで「１」
の値をとる。即ち、インバータ１０１、NOR１
０３は不一致（大、小）を、NOR１０４は一致
を現わす。
第１図で示した本発明の一実施例を真理値表を
第２図に示す。
第２図に示す。
第１図に於ける本発明の一桁の一実施例を多桁
比較回路に適用した場合（ここでは４桁）の一実
施例を第３図に示す。第４図は第３図の一実施例
に於けるタイミング図である。
比較回路に適用した場合（ここでは４桁）の一実
施例を第３図に示す。第４図は第３図の一実施例
に於けるタイミング図である。
最下位桁の桁上げ入力端子Ci０に第４図に示す
如きクロツクCLを入力する。各桁の桁上げ入力
端子CiN１２は各桁上げ出力端子CO（Ｎ−１）が
接続される（Ｎは１〜３の整数）。最上位桁上げ
出力端子CO３はインバータ２０６、NOR２０
８，NOR２０９と、ドレインがインバータ２０
２へ接続され、インバータ２０２はインバータ２
０３へ接続され、ドレインがインバータ２０３に
ソースがインバータ２０２に接続されゲートがク
ロツクCLの逆相信号を生成すべく接続されたイ
ンバータ２０５に接続され、ゲートがクロツク
CLに接続されソースが最上位桁上げ出力端子CO
３の論理レベルをクロツクCL「０」の期間保持す
べく接続される。即ち、ラツチ２１０を構成す
る。NOR２０７は前記インバータ２０６と、イ
ンバータ２０２と第４図に示す如きストローブク
ロツクSCKが入力されＡ＞Ｂで「１」となる。
該NOR２０８は前記CO３以外にインバータ２０
２と該ストローグクロツクSCKが入力され、Ａ
＝Ｂで「１」となる。該NOR２０９は前記CO３
以外にインバータ２０３の出力と、該ストローブ
クロツクSCKに接続され、Ａ＜Ｂで「１」とな
る。Ａは比較入力でありMSBからA3，A2，A1，
A0を示す。Ｂは他の比較入力でありMSBから
B3，B2，B1，B0を示す。又、比較回路２００は
第１図に於ける一桁の比較回路と同じである。Ａ
＝Ｂに於いて、例えばＡ（A3，A2，A1，A0）が
（０，０，１，０），Ｂ（B3，B2，B1，B0）が
（０，０，１，０）では各桁のトランスフアーゲ
ート１０７が「ON」し、Ci０＝CO０＝Ci１＝
Co１＝Ci２＝Co２＝Ci３＝Co３となる。即ち、
クロツクCLの前半に於いてCo３は「１」となり
クロツクCLが「１」から「０」に変化する時点
でラツチ２１０に「１」が捕えられる。後半に於
いてはクロツクCLは「０」となり、ラツチ２１
０はクロツクCLの前半に於けるCo３の「１」を
保持し、ラツチ２１０の逆相出力を出すインバー
タ２０２は「０」、正相出力を出すインバータ２
０３は「１」となる。NOR２０９はラツチ２１
０の正相出力に接続されている為「０」となる。
更に、０＝Ci０＝Co０＝Ci１＝Co１＝Ci２＝Co
２＝Ci３＝Co３となり、インバータ２０６の出
力は「１」、故にNOR２０７は「０」となる。Ａ
＝Ｂを示すNOR２０８はCo３＝「０」、ラツチ２
１０の逆相出力は「０」であり、ストローブクロ
ツクSCK「０」のタイミングで「１」となる。故
にＡ＝Ｂの判定を示す。
如きクロツクCLを入力する。各桁の桁上げ入力
端子CiN１２は各桁上げ出力端子CO（Ｎ−１）が
接続される（Ｎは１〜３の整数）。最上位桁上げ
出力端子CO３はインバータ２０６、NOR２０
８，NOR２０９と、ドレインがインバータ２０
２へ接続され、インバータ２０２はインバータ２
０３へ接続され、ドレインがインバータ２０３に
ソースがインバータ２０２に接続されゲートがク
ロツクCLの逆相信号を生成すべく接続されたイ
ンバータ２０５に接続され、ゲートがクロツク
CLに接続されソースが最上位桁上げ出力端子CO
３の論理レベルをクロツクCL「０」の期間保持す
べく接続される。即ち、ラツチ２１０を構成す
る。NOR２０７は前記インバータ２０６と、イ
ンバータ２０２と第４図に示す如きストローブク
ロツクSCKが入力されＡ＞Ｂで「１」となる。
該NOR２０８は前記CO３以外にインバータ２０
２と該ストローグクロツクSCKが入力され、Ａ
＝Ｂで「１」となる。該NOR２０９は前記CO３
以外にインバータ２０３の出力と、該ストローブ
クロツクSCKに接続され、Ａ＜Ｂで「１」とな
る。Ａは比較入力でありMSBからA3，A2，A1，
A0を示す。Ｂは他の比較入力でありMSBから
B3，B2，B1，B0を示す。又、比較回路２００は
第１図に於ける一桁の比較回路と同じである。Ａ
＝Ｂに於いて、例えばＡ（A3，A2，A1，A0）が
（０，０，１，０），Ｂ（B3，B2，B1，B0）が
（０，０，１，０）では各桁のトランスフアーゲ
ート１０７が「ON」し、Ci０＝CO０＝Ci１＝
Co１＝Ci２＝Co２＝Ci３＝Co３となる。即ち、
クロツクCLの前半に於いてCo３は「１」となり
クロツクCLが「１」から「０」に変化する時点
でラツチ２１０に「１」が捕えられる。後半に於
いてはクロツクCLは「０」となり、ラツチ２１
０はクロツクCLの前半に於けるCo３の「１」を
保持し、ラツチ２１０の逆相出力を出すインバー
タ２０２は「０」、正相出力を出すインバータ２
０３は「１」となる。NOR２０９はラツチ２１
０の正相出力に接続されている為「０」となる。
更に、０＝Ci０＝Co０＝Ci１＝Co１＝Ci２＝Co
２＝Ci３＝Co３となり、インバータ２０６の出
力は「１」、故にNOR２０７は「０」となる。Ａ
＝Ｂを示すNOR２０８はCo３＝「０」、ラツチ２
１０の逆相出力は「０」であり、ストローブクロ
ツクSCK「０」のタイミングで「１」となる。故
にＡ＝Ｂの判定を示す。
比較数Ａ，Ｂが異なる場合でも、第２図の真理
値表により作動し、Ａ＞Ｂ又はＡ＜Ｂのどちらか
がストローブクロツクSCK「０」のタイミングに
於いて、第４図に示す如く動作する。
値表により作動し、Ａ＞Ｂ又はＡ＜Ｂのどちらか
がストローブクロツクSCK「０」のタイミングに
於いて、第４図に示す如く動作する。
（発明の効果）
本発明の比較回路は、自桁より下位の桁上げ出
力を桁上げ入力に、桁上げ出力を上位桁の桁上げ
入力に接続することによつて、任意桁の比較回路
をレイアウトのレギユラリテイを乱すことなく構
成することができる。
力を桁上げ入力に、桁上げ出力を上位桁の桁上げ
入力に接続することによつて、任意桁の比較回路
をレイアウトのレギユラリテイを乱すことなく構
成することができる。
第１図は本発明による一桁の比較回路の一実施
例の回路図である。第２図は第１図の真理値表を
示す図である。第３図は本発明の多桁比較回路の
一実施例を示す回路図である。第４図は第１図の
タイミング図を示す。第５図は従来の比較回路の
回路図である。 Ａ，Ｂ……比較数、１０１，１０２……インバ
ータ、１００……NAND、１０３，１０４……
OR、１０５，１０６，１０７……トランスフア
ゲート、Ａ，Ｂ……比較数、CO……上位への桁
上げ出力、CI……下位からの桁上げ入力、２０
０……一桁の比較回路、CL……クロツク、A3，
A2，A1，A0，B3，B2，B1，B0……比較数、Ci
０，Ci１，Ci２，Ci３……各桁の桁上げ入力、
Co０，Co１，Co２，Co３……各桁の桁上げ出
力、２００……第１図の一桁の比較回路、２０
１，２０４……トランスフアゲート、２０２，２
０３，２０５，２０６……インバータ、２０７，
２０８，２０９……NOR、２１０……ラツチ、
SCK……ストローブクロツク。
例の回路図である。第２図は第１図の真理値表を
示す図である。第３図は本発明の多桁比較回路の
一実施例を示す回路図である。第４図は第１図の
タイミング図を示す。第５図は従来の比較回路の
回路図である。 Ａ，Ｂ……比較数、１０１，１０２……インバ
ータ、１００……NAND、１０３，１０４……
OR、１０５，１０６，１０７……トランスフア
ゲート、Ａ，Ｂ……比較数、CO……上位への桁
上げ出力、CI……下位からの桁上げ入力、２０
０……一桁の比較回路、CL……クロツク、A3，
A2，A1，A0，B3，B2，B1，B0……比較数、Ci
０，Ci１，Ci２，Ci３……各桁の桁上げ入力、
Co０，Co１，Co２，Co３……各桁の桁上げ出
力、２００……第１図の一桁の比較回路、２０
１，２０４……トランスフアゲート、２０２，２
０３，２０５，２０６……インバータ、２０７，
２０８，２０９……NOR、２１０……ラツチ、
SCK……ストローブクロツク。
Claims (1)
- １ ２つの２進数の値を比較する比較回路におい
て、前記比較回路の各桁の比較回路は、前記２つ
の２進数の同一の桁の値を入力する第１および第
２の入力端子と、下位のビツトの比較値を入力す
る第３の入力端子と、前記第１の入力端子に入力
される値が前記第２の入力端子に入力される値よ
り大きい場合は第１の電源に接続した第１のトラ
ンスフアゲートを導通させる手段と、前記第１の
入力端子に入力される値が前記第２の入力端子に
入力される値より小さい場合は第２の電源に接続
した第２のトランスフアゲートを導通させる手段
と、前記第１と第２の入力端子に入力される値が
同一の場合は前記第３の入力端子に接続された第
３のトランスフアゲートを導通する手段と、前記
第１、第２、および第３のトランスフアゲートの
他端を共通に接続して出力端子に接続することに
よつて比較結果を前記出力端子に出力する手段を
有していて、同一の前記各桁の比較回路を複数縦
続接続し、前記比較回路の最上位桁の比較回路の
出力端子に接続されたラツチ回路と、前記比較回
路の最下位桁の比較回路の桁上げ入力端子と前記
ラツチ回路とに第１のクロツク信号を入力して前
記最上位桁の比較回路の出力と前記ラツチ回路の
出力と第２のクロツク信号より前記２つの２進数
の値の比較結果を出力する手段とを有することを
特徴とする比較回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60053652A JPS61211735A (ja) | 1985-03-18 | 1985-03-18 | 比較回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60053652A JPS61211735A (ja) | 1985-03-18 | 1985-03-18 | 比較回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61211735A JPS61211735A (ja) | 1986-09-19 |
| JPH051495B2 true JPH051495B2 (ja) | 1993-01-08 |
Family
ID=12948802
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60053652A Granted JPS61211735A (ja) | 1985-03-18 | 1985-03-18 | 比較回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61211735A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4767949A (en) * | 1987-05-01 | 1988-08-30 | Rca Licensing Corporation | Multibit digital threshold comparator |
| JPH0797308B2 (ja) * | 1987-11-04 | 1995-10-18 | 三菱電機株式会社 | 比較回路 |
| JP5303361B2 (ja) * | 2009-05-27 | 2013-10-02 | ラピスセミコンダクタ株式会社 | ｎビット比較回路 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE2647982A1 (de) * | 1976-10-22 | 1978-04-27 | Siemens Ag | Logische schaltungsanordnung in integrierter mos-schaltkreistechnik |
| JPS5563433A (en) * | 1978-11-08 | 1980-05-13 | Hitachi Ltd | Comparator |
| JPS59105140A (ja) * | 1982-12-08 | 1984-06-18 | Toshiba Corp | デジタル比較回路 |
-
1985
- 1985-03-18 JP JP60053652A patent/JPS61211735A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61211735A (ja) | 1986-09-19 |
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