JPH01101731A

JPH01101731A - 一致検出回路

Info

Publication number: JPH01101731A
Application number: JP26021187A
Authority: JP
Inventors: Yasuhiko Teranishi; 康彦寺西
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1987-10-14
Filing date: 1987-10-14
Publication date: 1989-04-19

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は一致検出回路に関し、特に、バイナリカウンタ
の値とレジスタに記憶されている所定の値との一致を検
出する一致検出回路に関する。

〔従来の技術〕

マイクロコンピュータ等で、制御タイミングを管理する
場合などにおいて、所定の値を設定できるレジスタ（−
時記憶回路）と、所定のクロックで累進するカウンタと
を用意し、カウンタの値がレジスタの値に等しくなった
ことを検出してそのタイミングで制御信号を発生する手
法が用いられることがある。

このような場合に用いられる従来の一致検出回路は、例
えば、第４図に示されるように、バイナリカウンタ２の
各ビットの値（ｂ　３．　ｂ　２１　ｂ　１　）と、レ
ジスタ１の各ビットの値（ａ３＋ａ２＋ａ＋　）との一
致をエクスクル−シブオア回路６ａ〜６ｃを用いて検出
し、このエクスクル−シブオフ回路６ａ〜６ｃの各出力
をノア回路７に入力して、このノア回路７の出力Ｖｏσ
Ｔの変化により一致検出を行なっている。

すなわち、バイナリカウンタの各ビットの値（ｂ３．ｂ
２１ｂりがレジスタｌに設定されている各ビットの値（
ａ３＋ａ２＋ａ＋　）にそれぞれ一致したとき、エクス
クル−シブオア回路６ａ〜６ｃの各出力はいずれも“Ｏ
”となり、この場合のみノア回路７の出力Ｖｏｙｒがハ
イレベルとなって一致が検出される。

上述したエクスクル−シブオフ回路６ａ〜６ｃは、第５
図に示されるようにノア回路８．ｌＯと、アンド回路９
とで構成されている。

〔発明が解決しようとする問題点〕

上述した従来の一致検出回路は、バイナリカウンタの各
ビットの値とレジスタの各ビットの値との一致をエクス
クル−シブオフ回路を用いて検出しており、このエクス
クル−シブオフ回路は２つのノア回路と１つのアンド回
路とを有し、構成が複雑であり、多数のトランジスタ等
の回路素子を必要とするため、一致検出回路を半導体集
積回路化すると占有面積が増大してチップ面積の大型化
を招くという欠点がある。

Ｃ問題点を解決するための手段〕本発明の一致検出回路は、あらかじめ設定された所定の値の各ビットのデジタル値
を論理反転した値のそれぞれと、前記バイナリカウンタ
の各ビットの値のそれぞれとを入力として、それらの論
理和をとって出力する複数の論理和回路と、該複数の論理和回路の各出力を入力としてそれらの論理
積をとって出力する論理積回路とを有している。

〔作用〕

論理和回路は、エクスクル−シブオア回路に比べて、そ
れを構成するのに必要なトランジスタ等の素子数が少な
いため、ビットごとの比較回路として論理和回路を用い
ることによって半導体集積化した場合の素子数を減少さ
せることができ、チップ面積を削減することができる。

〔実施例〕

次に、本発明の実施例について図面を参照して説明する
。

第１図は本発明の一致検出回路の一実施例の回路図であ
る。

本実施例の一致検出回路は、第４図の従来例におけるエ
クスクル−シブオア回路６ａ〜６ｃの代わりにオア回路
３ａ〜３ｃを、ノア回路７の代わりにアンド回路４をそ
れぞれ設け、レジスタ１の各ビットには、一致を検出す
べき所定の値の各ビットの値（ａ３＋ａ２＋ａｌ　）の
反転値（”　３＋　Ｍ　２＋ａｔ）が設定されている。

この場合、バイナリカウンタ２はいわゆるアップカウン
タであり、表１に示すとおり（ｂ３１ｂ２１ｂｌ　）は
ｃｏ、ｏ　、０）から（１、１、ｌ）まで１ずつ累進し
、再びリセットされて、この動作を繰返すものとする。

また、レジスタ１に設定される値は、その時点のバイナ
リカウンタ２の値よりも必ず大きな値であるものとする
０例えば、バイナリカウンタ２の値が（ｂ３．ｂｚ、ｂ
ｔ　）　＝　（ｏ　Ｉ　Ｉ　Ｉ　Ｏ）であるとすれば、
各ビットの値Ｃａｌ＆２ｅａ！　）は（０、ｌ　。

１）、（１，０，０）、（１，０，１’）、（１゜１　
、　Ｏ）、（１、１、ｌ）のいずれかとする。

表１次に、本実施例の動作について説明する。

いま、一致を検出すべき所定の値は、（ａ３゜ａ２．ａ
ｔ）＝（１，０，１）とし、バイナリカウンタの値は（
０、０、０）とする。この場合、レジスタｌには、所定
の値（１、０、１）の反転値（０，１，０）が記憶され
る。初期状態においては、オア回路３ａ〜３ｃのうち３
ｂの出力のみが“１”°であり、３ａ、３ｃの出力は“
Ｏ”である０次に、バイナリカウンタ２のカウントが開
始される。このとき、オア回路３ａ〜３ｃの出力がすべ
てＵ　Ｉ　ＩＩとなりアンド回路４の出力がｕ　Ｏｎか
ら“１°°へ反転するのは、バイナリカウンタ２の最下
位ビットｂ＋および最上位ビットｂ３が“ｌ　ＩＩとな
るときである−　　（ｂ３Ｉｂｌ　）　＝　（１。

１）となるのは、表１から明らかなように（ｂ３゜ｂｚ
、ｂ＋）＝（１，０，１）のとき、あるいは（１，１，
１）のときであるが、最初にアンド回路４の出力が“ｌ
”になるのは（１、０、１）であり、最初にこのアンド
回路４の出力が反転するときをバイナリカウンタ２の値
と所定値（ａ３゜ａ２．ａｔ）との一致した時点とみな
すようにすれば一致を検出することができ、信頼性も失
なわれることがない。

このように、一致を検出すべき所定の値の各ビットのう
ちの“ｌ”となっているビットのみに着目し、対応する
バイナリカウンタ２のビットがすべてｌ”となる最初の
タイミングを一致タイミングとみなすことにより、第１
図のようなエクスクル−シブオフ回路を使わない簡易な
構成の回路を用いて一致を検出することができる。

第２図（ａ）は本発明の一致検出回路の他の実施例の回
路図、（ｂ）、（Ｃ）は（ａ）における点線で囲んだ部
分の等価回路の回路図である。

本実施例の一致検出回路において、バイナリカウンタ２
は表２に示すとおり第１図におけるカウンタの値の反転
値（ｂ３．ｂ２．ｂｌ　）を出力し。

（１，１，１）から（０，０，０）ｔ−ｔ’のカウ７ト
をくり返す。

また、ビットごとの比較回路としてＮＭＯＳトランジス
タＭ１．Ｍ２　、Ｍ３．Ｍ４　、Ｍ５．Ｍ６をそれぞれ
直列接続したナンド回路を用い、これらをワイヤード接
続して、共通接続端と電源ｖＤＤとの間にプルアップ抵
抗Ｒを設けることにより、ワイヤードアンド回路を構成
したものである。すなわち、この部分の等価回路図は第
２図（ｂ）のようになる、第２図（ｂ）は、さらに、第
２図（Ｃ）と等価であり、第２図（Ｃ）は第１図と等価
である。すなわち、第２図（ａ）の回路は第１図と論理
回路的に等価であり、ＭＯＳ）ランジスタとワイヤード
接続を用いて容易に半導体集積回路化できる。なお。

Ｄ型フリップフロップ５は、入力端子りの入力値を、ク
ロック端子ＧＫへのクロック信号φの入出タイミングで
ラッチしＱ端子から出力するもので、バイナリカウンタ
２の過渡動作により出力が容易に変動するのを防止する
ために設けられている。

第３図は本発明の一致検出回路のさらに他の実施例の回
路図である。

本実施例は、ノア回路１１ａ　Ｎ１１ｃ、　１２を用い
たものであるが、論理回路的に第１図と等価である０本
実施例ではバイナリカウンタ２の最下位ビットｂｏにつ
いては、対応するレジスタ１のビットが存在しないため
、上位ピッ）ｂｔ　〜ｂ３についての一致が検出された
ときに一致検出回路が出力される。

なお、第１図および第３図においてレジスタ１に反転信
号（’ｊ　ｓ＋　”；Ｌ　２１　Ｍ　Ｉ）を記憶させて
いるが、所定の値Ｃ＆３＊＆２＋＆ｓ）を記憶させてお
き、レジスタ１に、記憶している値を反転して出力する
機能を付加してもよい。

また、上述の実施例ではレジスタ１およびバイナリカウ
ンタ２として３ビツト構成のものが用いられているが、
これに限定されるものではなく、ビット数は任意である
。

〔発明の効果〕

以上説明したように本発明は、ビットごとの比較回路と
してオア回路を用いることにより、必要となるトランジ
スタ素子数を大幅に減少させることができ、半導体集積
回路化した場合のチップ面積を減少させることができる
効果がある。

【図面の簡単な説明】

第１図は本発明の一致検出回路の一実施例の回路間、第
２図（ａ）は本発明の一致検出回路の他の実施例の回路
図、第２図（ｂ）　、　（ｃ）は、第２図（ａ）の点線
で囲まれた部分の等価回路間、第３図は本発明の一致検
出回路のさらに他の実施例の回路図、第４図は従来例の
回路図、第５図は第４図のエクスクル−シブオア回路６
ａ〜６ｃの具体的構成を示す回路図である。ｌ・・・レジスタ、２・・・バイナリカウンタ、３ａ〜３Ｃ・・・オア回路、４・・・アンド回路、５・・・Ｄ型フリップフロップ、１１ａ　〜Ｈ０，１２−ノア回路、Ｍ０〜Ｍ６・・・ＮＭＯ５）ランジスタ、Ｒ・・・プル
アップ抵抗、Ｖｏａ・・・電源、 φ・・・クロック信号。特許出願人　　日　本電気株式会社代　理　人　　弁理士　内　原　　　晋第１図第３図第４図第５図

Claims

【特許請求の範囲】複数ビットからなるバイナリカウンタの値が複数ビット
からなる所定の値と一致したことを検出する一致検出回
路であって、該所定の値の各ビットのデジタル値を論理反転した値の
それぞれと、前記バイナリカウンタの各ビットの値のそ
れぞれとを入力として、それらの論理和をとって出力す
る複数の論理和回路と、該複数の論理和回路の各出力を
入力としてそれらの論理積をとって出力する論理積回路
とを有する、あるいはこれと論理回路的に等価の構成を
有する一致検出回路。