JPH08237112A - 計数回路 - Google Patents

Abstract

(57)【要約】 【目的】Ｎビットのカウンタ回路を、任意ビット長の複
数のカウンタに分割する。 【構成】前段のカウンタのキャリー出力ＣＩまたは電源
レベルＶとのいずれか一方をキャリー入力として有効に
するよう指定するスタートビット選択信号ＳＴおよびカ
ウント動作の許可・禁止を指定するカウントイネーブル
信号ＥＮの各々の供給に応答してカウント動作を行い計
数結果を出力しキャリー出力ＣＯを後段に出力すること
により縦続接続される単位カウンタ１０１〜１１５と、
信号ＳＴ，ＥＮを一時保持し単位カウンタ１０１〜１１
５の各々にそれぞれ信号ＳＴ，ＥＮを出力するレジスタ
２０１〜２１５とを備える。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は計数回路に関し、特にマ
イクロコンピュータ等に搭載されアドレスカウンタ等に
用いられる計数回路に関する。

【０００２】

【従来の技術】従来のこの種の一般的な第１の計数回路
は、一定ビット長のカウンタを用いているため、この一
定ビット長より少ないビット長でよいユーザの使用条件
においてはハードウェアに無駄を生じるという問題点が
あった。

【０００３】この問題点を緩和するため、ユーザの使用
条件に対応して命令等によりビット長を可変して任意の
ビット長のカウンタとして使用できる、例えば、特開平
４−２２７５８２号公報記載のビット長可変型の従来の
第２の計数回路が提案されている。

【０００４】従来の第２の計数回路をブロックで示す図
５を参照すると、この従来の第２の計数回路は、第１計
数許可信号の供給に応答して計数動作を行い複数ビット
の計数結果をカウンタ出力の下位部分として出力すると
ともに上位ビットへのキャリーを出力する第１計数手段
５１１と、前段からのキャリーおよび第２計数許可信号
の少なくとも一方の供給に応答して計数動作を行い１ビ
ットの計数結果を出力するとともに自身のキャリーを後
段に供給することにより縦続接続される複数の第２計数
手段５１２と、最終段の第２計数手段５１２から供給さ
れるキャリーに応答して計数動作を行い複数ビットの計
数結果をカウンタ出力の最上位ビットとして出力する第
３計数手段５１３と、複数の第２計数手段５１２のいず
れかを指定する選択指示と第２計数許可信号との供給を
受けこの選択指示で指定される第２計数手段５１２を選
択しこの第２計数手段５１２に第２計数許可信号を入力
する選択手段５２１とを備える。

【０００５】次に、図５を参照して、従来の計数回路の
動作について説明すると、まず、第１計数許可信号の供
給に応答して、第１計数手段５１１がカウント動作を行
い、このカウント動作結果発生したキャリーが、上位ビ
ット対応の第２計数手段５１２に供給される。通常は、
この第２計数手段５１２が、このキャリー入力に対応し
てカウント動作を行う。同様に、複数の第２計数手段５
１２の各々が出力するキャリーはそれぞれの後段の第２
計数手段５１２に供給され、最後段の第２計数手段５１
２が出力するキャリーは第３計数手段５１３に供給さ
れ、これら複数の第２計数手段５１２と第３計数手段５
１３とがそれぞれ供給を受けたキャリーに応答してカウ
ント動作を行う。この場合は、第１計数手段５１１と複
数の第２計数手段５１２と第３計数手段５１３とは、縦
続接続された１つのカウンタとして動作する。

【０００６】一方、第２計数許可信号が選択手段５２１
に供給されると、この選択手段５２１は、選択指示で指
定した第２計数手段５１２に対してこの第２計数許可信
号を出力する。この場合は、選択された第２計数手段５
１２は、下位ビットからのキャリーと無関係に、第２計
数許可信号の供給に応答してカウント動作を行い、この
カウント動作によるキャリーを後段の第２計数手段５１
２に供給する。このことは、選択対象の第２計数手段５
１２と前段との縦続接続を解除して、第１，第２および
第３の各計数手段からなる１つのカウンタを２つのカウ
ンタに分割し、この２つのカウンタを、それぞれ独立に
動作されることに相当する。

【０００７】

【発明が解決しようとする課題】上述した従来の第１の
計数回路は、固定ビット長のカウンタを用いているた
め、このビット長より少ないビット長でよいユーザの使
用条件においてはハードウェアに無駄を生じるという欠
点があった。

【０００８】この欠点を緩和する従来の第２の計数回路
は、下位部分のカウンタがハードウェアで決められてい
るために任意のビット位置で分割できないという制限が
あることと、２分割以上の構成が困難であることとか
ら、ユーザの要求する任意のビット長のカウンタを同時
に提供することが必ずしもできないという欠点があっ
た。

【０００９】

【課題を解決するための手段】本発明の計数回路は、前
段のカウンタのキャリー出力または予め定めた電圧レベ
ルとのいずれか一方をキャリー入力として有効にするよ
う指定するスタートビット選択信号およびカウント動作
の許可・禁止を指定するカウントイネーブル信号の各々
の供給に応答して計数動作を行い所定の計数結果を出力
するとともにキャリー出力を後段に出力することにより
縦続接続される所定数の単位カウンタと、前記スタート
ビット選択信号およびカウントイネーブル信号を一時保
持し前記単位カウンタの各々にそれぞれ前記スタートビ
ット選択信号およびカウントイネーブル信号を出力する
前記所定数のレジスタとを備えて構成されている。

【００１０】

【実施例】次に、本発明の実施例をブロックで示す図１
を参照すると、この図に示す本実施例の計数回路は、キ
ャリー入力を入力端子ＣＩから入力し計数結果Ｑを出力
端子Ｑから出力するとともにキャリー出力を出力端子Ｃ
Ｏから出力する１ビットの単位カウンタ１０１〜１１５
から成る１６ビットのカウンタ回路１と、各単位カウン
タ１０１〜１１５とそれぞれ組を成しキャリー入力とし
て前段の単位カウンタのキャリー出力ＣＯと電源ＶＤＤ
レベルとのいずれを有効にするかを指定するスタートビ
ット選択信号ＳＴ１〜ＳＴ１５の各々と計数動作の許可
／禁止を指定するカウントイネーブル信号ＥＮ１〜ＥＮ
１５の各々とをそれぞれ上記所属組単位カウンタに供給
する１ビットのレジスタ２０１〜２１５から成るレジス
タ回路２と、カウンタ１０１〜１１５，レジスタ２０１
〜２１５の各々の入力端子Ｄにそれぞれ接続されたデー
タバス３とを備える。

【００１１】単位カウンタ１０１の構成を示す回路図で
ある図２を参照すると、この単位カウンタ１０１は、イ
ンバータＩ１〜Ｉ５と、ＡＮＤゲートＡ１〜Ａ６と、Ｏ
ＲゲートＯ１〜Ｏ４と、ＮＡＮＤゲートＮ１，Ｎ２と、
フリップフロップＦ１とを備える。

【００１２】図２を参照して単位カウンタ１０１の動作
について説明すると、ＡＮＤゲートＡ２はスタートビッ
ト選択信号ＳＴと電源レベルＶとの供給に応答して論理
積ａ１をＯＲゲートＯ１に出力する。ＡＮＤゲートＡ１
はインバータＩ１で反転されたスタートビット選択信号
ＳＴとキャリーＣとの供給に応答して論理積ａ２を出力
する。ＯＲゲートＯ１は、これら論理積ａ１，ａ２の論
理和ｏ１をＯＲゲートＯ２およびＮＡＮＤゲートＮ１に
供給する。ＯＲゲートＯ２はこの単位カウンタ１０１の
出力Ｑと論理和ｏ１との論理和ｏ２を生成しＮＡＮＤゲ
ートＮ２に供給する。ＮＡＮＤゲートＮ１は出力Ｑと論
理和ｏ１との否定論理積ｎ１を生成しＮＡＮＤゲートＮ
２およびインバータＩ３に供給する。ＮＡＮＤゲートＮ
２は論理和ｏ２と否定論理積ｎ１との否定論理積ｎ２を
インバータＩ２で反転して反転否定論理積すなわち論理
積Ｉｎ２をＡＮＤゲートＡ３に供給する。インバータＩ
３は否定論理積ｎ１を反転しキャリー出力ＣＯを生成す
る。

【００１３】ＡＮＤゲートＡ４は初期値設定信号ＣＡと
ライト信号ＷとデータＤとの供給に応答して論理積ａ４
をＯＲゲートＯ３に出力する。ＡＮＤゲートＡ３はイン
バータＩ４で反転された信号ＣＡと論理積Ｉｎ２との供
給に応答して論理積ａ３を出力する。ＯＲゲートＯ３
は、これら論理積ａ３，ａ４の論理和ｏ３をフリップフ
ロップＦ１の端子Ｄに供給する。

【００１４】ＡＮＤゲートＡ５は信号ＣＡ，Ｗの論理積
ａ５を生成し、ＯＲゲートＯ４に供給する。ＯＲゲート
Ｏ４は論理積ａ５とカウントイネーブル信号ＥＮとの供
給に応答して論理和ｏ４を生成し、ＡＮＤゲートＡ６に
供給する。ＡＮＤゲートＡ６は論理和ｏ４とクロックＣ
Ｋとの供給に応答して論理積ａ６を生成しフリップフロ
ップＦ１の端子ＣＰおよびこの論理積ａ６をインバータ
Ｉ５で反転した反転論理積Ｉａ６を端子バーＣＰにそれ
ぞれ供給する。

【００１５】フリップフロップＦ１は端子Ｒにリセット
信号Ｒが供給されると、初期状態にリセットされる。次
に、論理和ｏ３の供給に応答してカウント動作し、端子
Ｑからカウント結果が信号Ｑとして出力される。また、
上述のように、ＮＡＮＤゲートＮ１、インバータＩ３を
経由してキャリーＣＯを出力する。

【００１６】次に、レジスタ２０１の構成を示す回路図
である図３を参照すると、このレジスタ２０１は、ラッ
チＬ１，Ｌ２と、ＡＮＤゲートＡ７，Ａ８と、インバー
タＩ６，Ｉ７とを備える。

【００１７】図３を参照してレジスタ２０１の動作につ
いて説明すると、ＡＮＤゲートＡ７にはライト信号Ｗと
スタートビット選択設定信号Ｒ１との供給に応答して論
理積ａ７をクロックとしてラッチＬ１の端子ＣＰに、こ
の論理積ａ７のインバータＩ６での反転論理積Ｉａ７を
端子バーＣＰにそれぞれ供給する。また、ＡＮＤゲート
Ａ８にはライト信号Ｗとカウントイーネーブル設定信号
Ｒ２との供給に応答して論理積ａ８をクロックとしてラ
ッチＬ２の端子ＣＰに、この論理積ａ８のインバータＩ
７での反転論理積Ｉａ８を端子バーＣＰにそれぞれ供給
する。リセット信号Ｒの供給に応答してリセット後、こ
れら信号ａ７，ａ８から成るクロックの供給に同期しデ
ータＤの供給に応答して、ラッチＬ１はスタートビット
選択信号ＳＴを、ラッチＬ２はカウントイネーブル信号
ＥＮをそれぞれ出力する。

【００１８】次に、図１および動作タイムチャートを示
す図４を参照して本実施例の動作について説明すると、
まず、カウンタ回路１のカウント動作開始前に、カウン
タ初期値設定信号ＣＡとライト信号ＷとをクロックＣＫ
の一周期分だけ’１’とし、この期間に、データＤとし
て初期値、例えば００００Ｈを入力することにより、初
期設定を行う。この初期設定期間では、フリップフロッ
プＦ１は、クロック端子ＣＰにカウンタ回路１のカウン
ト動作に無関係にクロックＣＫに同期した信号ａ６が供
給されので、端子Ｄに供給されるデータＤの値を格納
し、出力Ｑとして’０’を出力する。

【００１９】次に、１６ビットのカウンタ回路１を任意
のビット位置で分割しそれぞれ独立にカウント動作させ
る例として、ビット長が５，２，１，および８の各ビッ
トのカウンタに分割し、まず、５，２，１の各ビットの
カウンタだけをカウント動作させ、その後８ビットカウ
ンタだけをカウント動作させる場合を説明する。

【００２０】まず、カウンタ回路１を５，２，１，およ
び８の各ビット長のカウンタに分割するためにそれぞれ
のスタートビットを０，５，７，および８の各ビットに
設定するスタートビット設定を行う。このスタートビッ
ト設定は対応ビットのスタートビット選択信号ＳＴを’
１’にすることにより行われるので、信号Ｒ１，Ｗをク
ロックＣＫの１周期分だけ’１’にし、この期間にデー
タＤにスタートビット設定値０１Ａ１Ｈを入力する。こ
のスタートビット設定期間では、上述のように、ラッチ
Ｌ１のクロックＣＰが動作するので入力データＤの値が
格納され、ラッチＬ１はスタートビット設定値を出力端
子からスタートビット選択信号ＳＴとして出力する。

【００２１】次に、カウント動作を開始させるために、
カウント動作対象ビットにカウントイネーブルを設定す
る。この例では、上述のように、まず、５，２，１の各
ビット長のカウンタだけをカウント動作させ、その後８
ビットカウンタだけをカウント動作させるので、スター
トビット設定と同様に、信号Ｒ２，ＷをクロックＣＫの
１周期分だけ’１’にし、この期間にデータＤにカウン
トイネーブル設定値００ＦＦＨを入力する。このカウン
トイネーブル設定期間では、ラッチＬ２のクロックＣＰ
が動作するので入力データＤの値が格納され、ラッチＬ
２はカウントイネーブル設定値を出力端子からカウント
イネーブル信号ＥＮとして出力する。

【００２２】このカウントイネーブル設定が行われる
と、カウンタ回路１はカウント動作を開始するが、スタ
ートビット選択信号ＳＴが’１’の場合はキャリーの入
力として電源レベルＶを有効にするので、計数結果はＱ
０，Ｑ５，Ｑ７’Ｑ８の各ビット出力となる。

【００２３】また、スタートビット選択信号ＳＴが’
０’の場合はキャリーの入力として前後のカウンタのキ
ャリー出力Ｃを有効にするので、計数結果はＱ１〜Ｑ
４，Ｑ６，Ｑ９〜Ｑ１５の各ビット出力となる。

【００２４】またカウントイネーブル信号ＥＮを’０’
に設定変更すると、カウンタ回路１は直前の計数結果を
保持したままカウント動作を停止する。再度動作を開始
させたい場合はカウントイネーブル信号ＥＮを’１’に
再設定すればよい。

【００２５】これにより、１６ビットのカウンタ回路１
を分割し、所望の５，２，１の各ビット長のカウンタだ
けをカウント動作させ、その後８ビットカウンタだけを
カウント動作させることができる。

【００２６】当然、カウンタ回路１を１６ビットのカウ
ンタ１個として動作させてもよく、この場合はスタート
ビット設定値ＳＴを０００１Ｈ，カウントイネーブル設
定値ＥＮをＦＦＦＦＨとする。

【００２７】

【発明の効果】以上説明したように、本発明の計数回路
は、スタートビット選択信号およびカウントイネーブル
信号の各々の供給に応答して計数動作を行い計数結果お
よびキャリー出力を後段に出力する所定数の単位カウン
タと、スタートビット選択信号およびカウントイネーブ
ル信号を一時保持し上記単位カウンタの各々にそれぞれ
スタートビット選択信号，カウントイネーブル信号を出
力する上記所定数のレジスタとを備え、任意ビット長の
独立した複数のカウンタに分割することができるので、
ユーザ要求に柔軟に対応してハードウェア資源を効率的
に利用できるという効果がある。

【図面の簡単な説明】

【図１】本発明の計数回路の一実施例を示すブロック図
である。

【図２】本実施例の単位カウンタの構成を示す回路図で
ある。

【図３】本実施例のレジスタの構成を示す回路図であ
る。

【図４】本実施例の計数回路における動作の一例を示す
タイムチャートである。

【図５】従来の計数回路の一例を示すブロック図であ
る。

【符号の説明】

１ カウンタ回路 ２ レジスタ回路 ３ データバス １０１〜１１５ 単位カウンタ ２０１〜２１５ レジスタ ５１１ 第１計数手段 ５１２ 第２計数手段 ５１３ 第３計数手段 ５２１ 選択手段 Ａ１〜Ａ８ ＡＮＤゲート Ｏ１〜Ｏ４ ＯＲゲート Ｎ１〜Ｎ２ ＮＡＮＤゲート Ｉ１〜Ｉ７ インバータ Ｆ１ フリップフロップ Ｌ１，Ｌ２ ラッチ回路

Claims (2)

【特許請求の範囲】
1. 【請求項１】 前段のカウンタのキャリー出力または予
   め定めた電圧レベルとのいずれか一方をキャリー入力と
   して有効にするよう指定するスタートビット選択信号お
   よびカウント動作の許可・禁止を指定するカウントイネ
   ーブル信号の各々の供給に応答して計数動作を行い所定
   の計数結果を出力するとともにキャリー出力を後段に出
   力することにより縦続接続される所定数の単位カウンタ
   と、 前記スタートビット選択信号およびカウントイネーブル
   信号を一時保持し前記単位カウンタの各々にそれぞれ前
   記スタートビット選択信号およびカウントイネーブル信
   号を出力する前記所定数のレジスタとを備えることを特
   徴とする計数回路。
2. 【請求項２】 前記単位カウンタが、リセット信号でリ
   セットされカウントクロック信号に同期してカウントデ
   ータ信号をカウントするフリップフロップと、 前記スタートビット選択信号の値に対応して前記前段の
   キャリー出力と前記電圧レベルとのいずれか一方を選択
   し前記キャリー入力を生成する第１の論理回路と、 入力データと前記キャリー入力とから前記カウントデー
   タ信号を生成するとともに初期設定信号の値に対応して
   このカウントデータ信号と予め定めた初期値とのいずれ
   か一方を前記フリップフロップに供給する第２の論理回
   路と、 前記初期設定信号と前記カウントイネーブル信号と外部
   クロック信号とから前記カウントクロック信号を生成す
   る第３の論理回路とを備えることを特徴とする請求項１
   記載の計数回路。