JPH05158656A - 積和演算装置および積和演算方法 - Google Patents
積和演算装置および積和演算方法Info
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- JPH05158656A JPH05158656A JP3348942A JP34894291A JPH05158656A JP H05158656 A JPH05158656 A JP H05158656A JP 3348942 A JP3348942 A JP 3348942A JP 34894291 A JP34894291 A JP 34894291A JP H05158656 A JPH05158656 A JP H05158656A
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- H03H17/06—Non-recursive filters
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
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- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
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Abstract
(57)【要約】
【目的】 精度の高い積和演算を行う。
【構成】 指数部が増減しながら、極大点が大きくなる
一般的なＦＩＲ型ディジタルフィルタの係数の場合にお
いては、最大の指数部（図７においては、係数Ｃ1の指
数部）に対して、他の係数の指数部が単調増加し、且つ
指数部間の差分が０または１になるように、各係数の仮
数部を調整することにより、丸め誤差の影響を低減した
積和演算を行うことができる。
一般的なＦＩＲ型ディジタルフィルタの係数の場合にお
いては、最大の指数部（図７においては、係数Ｃ1の指
数部）に対して、他の係数の指数部が単調増加し、且つ
指数部間の差分が０または１になるように、各係数の仮
数部を調整することにより、丸め誤差の影響を低減した
積和演算を行うことができる。
Description
【０００１】
【産業上の利用分野】本発明は、積和演算を行う場合に
用いて好適な積和演算装置、並びに積和演算方法に関す
る。
用いて好適な積和演算装置、並びに積和演算方法に関す
る。
【０００２】
【従来の技術】例えばｐ次のディジタルフィルタにおい
ては、入力されたｐ個のデータ（ディジタル信号）と、
ｐ個の所定の係数とのそれぞれの積が、順次累積加算さ
れ、即ちｐ個のデータと、ｐ個の所定の係数とが積和演
算され、所望のフィルタ出力が得られるようになされて
いる。
ては、入力されたｐ個のデータ（ディジタル信号）と、
ｐ個の所定の係数とのそれぞれの積が、順次累積加算さ
れ、即ちｐ個のデータと、ｐ個の所定の係数とが積和演
算され、所望のフィルタ出力が得られるようになされて
いる。
【０００３】
【発明が解決しようとする課題】このように、従来のデ
ィジタルフィルタでは、データと係数との積和演算が行
われるが、この係数が、固定小数点形式で扱われる場
合、係数の精度が装置で扱われる語長（ビット数）に制
限されるので、即ち係数が装置で扱うことのできるビッ
ト数に切り捨てられ、丸め誤差が生じるので、所望のフ
ィルタ出力を得ることができない課題があった。
ィジタルフィルタでは、データと係数との積和演算が行
われるが、この係数が、固定小数点形式で扱われる場
合、係数の精度が装置で扱われる語長（ビット数）に制
限されるので、即ち係数が装置で扱うことのできるビッ
ト数に切り捨てられ、丸め誤差が生じるので、所望のフ
ィルタ出力を得ることができない課題があった。
【０００４】そこで、装置で扱うことのできるビット数
を増やす方法があるが、この方法は、装置を構成する素
子数を増やし、その消費電力を増加させる課題があっ
た。
を増やす方法があるが、この方法は、装置を構成する素
子数を増やし、その消費電力を増加させる課題があっ
た。
【０００５】さらに、例えばローパスフィルタとして設
計されたディジタルフィルタにおいては、０次の係数に
対して対称な係数の絶対値が、次数が大きくなるにつれ
て、一般的に小さくなるので、装置で扱うことのできる
ビット数を増加させた場合、次数が大きい係数、即ち絶
対値の小さい係数は、上位ビットを余らすことになるの
で、効率が悪くなる。
計されたディジタルフィルタにおいては、０次の係数に
対して対称な係数の絶対値が、次数が大きくなるにつれ
て、一般的に小さくなるので、装置で扱うことのできる
ビット数を増加させた場合、次数が大きい係数、即ち絶
対値の小さい係数は、上位ビットを余らすことになるの
で、効率が悪くなる。
【０００６】そこで、係数を指数部と仮数部とで、即ち
浮動小数点形式で扱う方法がある。しかしながら、指数
部の大きい積（データと係数との積）に、指数部の小さ
い積が累積加算される場合、この方法は、これらの積の
指数部の大きさを同一にする、即ち桁合わせをするため
に、指数部の小さい積の仮数部の下位ビットを切り捨て
るので、丸め誤差が増加する課題があった。
浮動小数点形式で扱う方法がある。しかしながら、指数
部の大きい積（データと係数との積）に、指数部の小さ
い積が累積加算される場合、この方法は、これらの積の
指数部の大きさを同一にする、即ち桁合わせをするため
に、指数部の小さい積の仮数部の下位ビットを切り捨て
るので、丸め誤差が増加する課題があった。
【０００７】本発明は、このような状況に鑑みてなされ
たものであり、精度の高い積和演算ができるようにする
ものである。
たものであり、精度の高い積和演算ができるようにする
ものである。
【０００８】
【課題を解決するための手段】請求項１に記載の積和演
算装置は、データを記憶するデータ記憶手段としてのデ
ータメモリ１と、係数を記憶する係数記憶手段としての
係数メモリ５と、係数メモリ５に記憶された係数の指数
部の大きさに対応した順番で、データメモリ１に記憶さ
れたデータと係数メモリ５に記憶された係数との積を計
算し、累積加算する累積加算手段としての乗算器４、累
積加算器６、およびアキュームレータ（ＡＣＣ）７とを
備えることを特徴とする。
算装置は、データを記憶するデータ記憶手段としてのデ
ータメモリ１と、係数を記憶する係数記憶手段としての
係数メモリ５と、係数メモリ５に記憶された係数の指数
部の大きさに対応した順番で、データメモリ１に記憶さ
れたデータと係数メモリ５に記憶された係数との積を計
算し、累積加算する累積加算手段としての乗算器４、累
積加算器６、およびアキュームレータ（ＡＣＣ）７とを
備えることを特徴とする。
【０００９】請求項２に記載の積和演算装置は、乗算器
４、累積加算器６、およびＡＣＣ７は、係数メモリ５に
記憶された係数の指数部の小さい順に、データメモリ１
に記憶されたデータと係数メモリ５に記憶された係数と
の積を計算し、累積加算することを特徴とする。
４、累積加算器６、およびＡＣＣ７は、係数メモリ５に
記憶された係数の指数部の小さい順に、データメモリ１
に記憶されたデータと係数メモリ５に記憶された係数と
の積を計算し、累積加算することを特徴とする。
【００１０】請求項３に記載の積和演算装置は、係数の
指数部の小さい順に係数メモリ５に記憶された係数を読
み出す係数読出し手段としてのダウンカウンタ１０をさ
らに備えることを特徴とする。
指数部の小さい順に係数メモリ５に記憶された係数を読
み出す係数読出し手段としてのダウンカウンタ１０をさ
らに備えることを特徴とする。
【００１１】請求項４に記載の積和演算装置は、ダウン
カウンタ１０により係数メモリ５に記憶された係数が読
み出された順番に対応して、データメモリ１に記憶され
たデータを読み出すデータ読出し手段としてのＸＯＲ回
路１１、加算器１３、およびベースカウンタ１２をさら
に備えることを特徴とする。
カウンタ１０により係数メモリ５に記憶された係数が読
み出された順番に対応して、データメモリ１に記憶され
たデータを読み出すデータ読出し手段としてのＸＯＲ回
路１１、加算器１３、およびベースカウンタ１２をさら
に備えることを特徴とする。
【００１２】請求項５に記載の積和演算装置は、乗算器
４、累積加算器６、およびＡＣＣ７は係数メモリ５に記
憶された係数の指数部間の差分が単調増加する順番で、
データメモリ１に記憶されたデータと係数メモリ５に記
憶された係数との積を計算し、累積加算することを特徴
とする。
４、累積加算器６、およびＡＣＣ７は係数メモリ５に記
憶された係数の指数部間の差分が単調増加する順番で、
データメモリ１に記憶されたデータと係数メモリ５に記
憶された係数との積を計算し、累積加算することを特徴
とする。
【００１３】請求項６に記載の積和演算装置は、乗算器
４、累積加算器６、およびＡＣＣ７は係数メモリ５に記
憶された係数の指数部間の差分が０または１になる順番
で、データメモリ１に記憶されたデータと係数メモリ５
に記憶された係数との積を計算し、累積加算することを
特徴とする。
４、累積加算器６、およびＡＣＣ７は係数メモリ５に記
憶された係数の指数部間の差分が０または１になる順番
で、データメモリ１に記憶されたデータと係数メモリ５
に記憶された係数との積を計算し、累積加算することを
特徴とする。
【００１４】請求項７に記載の積和演算装置は、乗算器
４、累積加算器６、およびＡＣＣ７は係数メモリ５に記
憶された係数の指数部の大きさに対応して、係数を任意
の項数よりなる和の形に展開し、データメモリ１に記憶
されたデータとの積を計算し、累積加算することを特徴
とする。
４、累積加算器６、およびＡＣＣ７は係数メモリ５に記
憶された係数の指数部の大きさに対応して、係数を任意
の項数よりなる和の形に展開し、データメモリ１に記憶
されたデータとの積を計算し、累積加算することを特徴
とする。
【００１５】請求項８に記載の積和演算装置は、係数メ
モリ５に記憶された係数の指数部間の差分に対応して、
乗算器４、累積加算器６、およびＡＣＣ７により累積加
算された積をビットシフトするビットシフト手段として
のシフタ８をさらに備えることを特徴とする。
モリ５に記憶された係数の指数部間の差分に対応して、
乗算器４、累積加算器６、およびＡＣＣ７により累積加
算された積をビットシフトするビットシフト手段として
のシフタ８をさらに備えることを特徴とする。
【００１６】請求項９に記載の積和演算装置は、係数メ
モリ５は係数の指数部間の差分を記憶することを特徴と
する。
モリ５は係数の指数部間の差分を記憶することを特徴と
する。
【００１７】請求項１０に記載の積和演算方法は、デー
タを記憶し、係数を記憶し、係数の指数部の大きさに対
応した順番で、データと係数との積を計算し、累積加算
することを特徴とする。
タを記憶し、係数を記憶し、係数の指数部の大きさに対
応した順番で、データと係数との積を計算し、累積加算
することを特徴とする。
【００１８】請求項１１に記載の積和演算装置は、デー
タを記憶する記憶手段としてのプログラムの処理ステッ
プＳ１と、記憶されたデータと係数の仮数部との積を計
算する乗算手段としてのプログラムの処理ステップＳ２
乃至Ｓ５と、計算された積を累積加算する累積加算手段
としてのプログラムの処理ステップＳ６と、係数の指数
部間の差分に対応して累積加算された積をビットシフト
するビットシフト手段としてのプログラムの処理ステッ
プＳ７，Ｓ８とを備えることを特徴とする。
タを記憶する記憶手段としてのプログラムの処理ステッ
プＳ１と、記憶されたデータと係数の仮数部との積を計
算する乗算手段としてのプログラムの処理ステップＳ２
乃至Ｓ５と、計算された積を累積加算する累積加算手段
としてのプログラムの処理ステップＳ６と、係数の指数
部間の差分に対応して累積加算された積をビットシフト
するビットシフト手段としてのプログラムの処理ステッ
プＳ７，Ｓ８とを備えることを特徴とする。
【００１９】
【作用】請求項１に記載の積和演算装置においては、デ
ータメモリ１にデータを記憶し、係数メモリ５に係数を
記憶し、係数メモリ５に記憶された係数の指数部の大き
さに対応した順番で、データメモリ１に記憶されたデー
タと係数メモリ５に記憶された係数との積を累積加算す
る。従って、指数部の大きい係数と指数部の小さい係数
が混在している場合でも、精度の高い累積加算をするこ
とができる。
ータメモリ１にデータを記憶し、係数メモリ５に係数を
記憶し、係数メモリ５に記憶された係数の指数部の大き
さに対応した順番で、データメモリ１に記憶されたデー
タと係数メモリ５に記憶された係数との積を累積加算す
る。従って、指数部の大きい係数と指数部の小さい係数
が混在している場合でも、精度の高い累積加算をするこ
とができる。
【００２０】請求項２に記載の積和演算装置において
は、乗算器４、累積加算器６、およびＡＣＣ７は、係数
メモリ５に記憶された係数の指数部の小さい順に、デー
タメモリ１に記憶されたデータと係数メモリ５に記憶さ
れた係数との積を累積加算する。従って、指数部の小さ
い、即ち絶対値の小さい係数に生ずる丸め誤差を低減す
ることができる。
は、乗算器４、累積加算器６、およびＡＣＣ７は、係数
メモリ５に記憶された係数の指数部の小さい順に、デー
タメモリ１に記憶されたデータと係数メモリ５に記憶さ
れた係数との積を累積加算する。従って、指数部の小さ
い、即ち絶対値の小さい係数に生ずる丸め誤差を低減す
ることができる。
【００２１】請求項３に記載の積和演算装置において
は、係数の指数部の小さい順に係数メモリ５に記憶され
た係数を読み出す。従って、最初に、指数部の小さい係
数に対する累積加算が行われるので、指数部の小さい、
即ち絶対値の小さい係数に生ずる丸め誤差を低減するこ
とができる。
は、係数の指数部の小さい順に係数メモリ５に記憶され
た係数を読み出す。従って、最初に、指数部の小さい係
数に対する累積加算が行われるので、指数部の小さい、
即ち絶対値の小さい係数に生ずる丸め誤差を低減するこ
とができる。
【００２２】請求項４に記載の積和演算装置において
は、係数メモリ５に係数が記憶された順番に対応して、
データメモリ１に記憶されたデータを読み出す。従っ
て、所望する係数とデータとの積の累積加算を行うこと
ができる。
は、係数メモリ５に係数が記憶された順番に対応して、
データメモリ１に記憶されたデータを読み出す。従っ
て、所望する係数とデータとの積の累積加算を行うこと
ができる。
【００２３】請求項５に記載の積和演算装置において
は、乗算器４、累積加算器６、およびＡＣＣ７は係数メ
モリ５に記憶された係数の指数部間の差分が単調増加す
る順番で、データメモリ１に記憶されたデータと係数メ
モリ５に記憶された係数との積を計算し、累積加算す
る。従って、係数の絶対値が、ほぼ大きくなっていく順
番で、係数とデータとの積が累積加算されるので、絶対
値の小さい係数の桁落ちが防止される。
は、乗算器４、累積加算器６、およびＡＣＣ７は係数メ
モリ５に記憶された係数の指数部間の差分が単調増加す
る順番で、データメモリ１に記憶されたデータと係数メ
モリ５に記憶された係数との積を計算し、累積加算す
る。従って、係数の絶対値が、ほぼ大きくなっていく順
番で、係数とデータとの積が累積加算されるので、絶対
値の小さい係数の桁落ちが防止される。
【００２４】請求項６に記載の積和演算装置において
は、乗算器４、累積加算器６、およびＡＣＣ７は係数メ
モリ５に記憶された係数の指数部の間差分が０または１
になる順番で、データメモリ１に記憶されたデータと係
数メモリ５に記憶された係数との積を計算する。従っ
て、係数の絶対値が大きく変化しない順番で、係数とデ
ータとの積が累積加算されるので、絶対値の小さい係数
の桁落ちが防止される。
は、乗算器４、累積加算器６、およびＡＣＣ７は係数メ
モリ５に記憶された係数の指数部の間差分が０または１
になる順番で、データメモリ１に記憶されたデータと係
数メモリ５に記憶された係数との積を計算する。従っ
て、係数の絶対値が大きく変化しない順番で、係数とデ
ータとの積が累積加算されるので、絶対値の小さい係数
の桁落ちが防止される。
【００２５】請求項７に記載の積和演算装置において
は、乗算器４、累積加算器６、およびＡＣＣ７は係数メ
モリ５に記憶された係数の指数部の大きさに対応して、
係数を任意の項数よりなる和の形に展開し、データメモ
リ１に記憶されたデータとの積を計算する。従って、和
の形に展開された係数の絶対値は小さくなり、係数の絶
対値の最大値と最小値と差が小さくなるので、係数の桁
落ちが防止される。
は、乗算器４、累積加算器６、およびＡＣＣ７は係数メ
モリ５に記憶された係数の指数部の大きさに対応して、
係数を任意の項数よりなる和の形に展開し、データメモ
リ１に記憶されたデータとの積を計算する。従って、和
の形に展開された係数の絶対値は小さくなり、係数の絶
対値の最大値と最小値と差が小さくなるので、係数の桁
落ちが防止される。
【００２６】請求項８に記載の積和演算装置において
は、係数メモリ５に記憶された係数の指数部間の差分に
対応して、乗算器４、累積加算器６、およびＡＣＣ７に
より累積加算された積をシフトする。従って、指数部の
値の異なる係数から計算された積の桁を合わせることが
できる。
は、係数メモリ５に記憶された係数の指数部間の差分に
対応して、乗算器４、累積加算器６、およびＡＣＣ７に
より累積加算された積をシフトする。従って、指数部の
値の異なる係数から計算された積の桁を合わせることが
できる。
【００２７】請求項９に記載の積和演算装置において
は、係数メモリ５は係数の指数部間の差分を記憶する。
従って、係数の指数部を記憶する場合に比べ、係数メモ
リ５の記憶容量を節約することができる。
は、係数メモリ５は係数の指数部間の差分を記憶する。
従って、係数の指数部を記憶する場合に比べ、係数メモ
リ５の記憶容量を節約することができる。
【００２８】請求項１０に記載の積和演算方法において
は、データを記憶し、係数を記憶し、係数の指数部の大
きさに対応した順番で、データと係数との積を計算し、
累積加算する。従って、従って、指数部の大きい係数と
指数部の小さい係数が混在している場合でも、精度の高
い累積加算をすることができる。
は、データを記憶し、係数を記憶し、係数の指数部の大
きさに対応した順番で、データと係数との積を計算し、
累積加算する。従って、従って、指数部の大きい係数と
指数部の小さい係数が混在している場合でも、精度の高
い累積加算をすることができる。
【００２９】請求項１１に記載の積和演算装置において
は、データを記憶し、記憶されたデータと浮動小数点形
式で表した係数の仮数部との積を計算し、計算された積
を累積加算し、係数の指数部間の差分に対応して累積加
算した積をビットシフトする。従って、指数部の値の異
なる係数から計算された積の桁を合わせる場合の桁落ち
を最小限に抑えることができる。
は、データを記憶し、記憶されたデータと浮動小数点形
式で表した係数の仮数部との積を計算し、計算された積
を累積加算し、係数の指数部間の差分に対応して累積加
算した積をビットシフトする。従って、指数部の値の異
なる係数から計算された積の桁を合わせる場合の桁落ち
を最小限に抑えることができる。
【００３０】
【実施例】図１は本発明の積和演算装置を応用したディ
ジタルローパスフィルタ（ディジタルＬＰＦ）の一実施
例の構成を示すブロック図である。データメモリ１は、
その入力端子ＤＩより入力される、例えば１６ビットの
データ（ディジタルデータ）を１フレーム分記憶し、そ
のアドレス端子ＡＤに入力されるアドレス信号が示すア
ドレスに記憶されたデータを、その出力端子ＤＯよりラ
ッチ回路２、加算器３およびスイッチ１４に出力する。
ラッチ回路２は、クロック端子ＣＬＫに、データメモリ
１よりデータが出力される（読み出される）周期１／Ｃ
Ｋ（周波数ＣＫ）の２倍の周期２／ＣＫのクロック信号
が入力されるタイミングで、データメモリ１より出力さ
れる１６ビットのデータをラッチし、加算器３の入力端
子Ａに出力する。即ち、ラッチ回路２は、データメモリ
１より読み出されたデータを１つおきにラッチし、加算
器３に供給する。
ジタルローパスフィルタ（ディジタルＬＰＦ）の一実施
例の構成を示すブロック図である。データメモリ１は、
その入力端子ＤＩより入力される、例えば１６ビットの
データ（ディジタルデータ）を１フレーム分記憶し、そ
のアドレス端子ＡＤに入力されるアドレス信号が示すア
ドレスに記憶されたデータを、その出力端子ＤＯよりラ
ッチ回路２、加算器３およびスイッチ１４に出力する。
ラッチ回路２は、クロック端子ＣＬＫに、データメモリ
１よりデータが出力される（読み出される）周期１／Ｃ
Ｋ（周波数ＣＫ）の２倍の周期２／ＣＫのクロック信号
が入力されるタイミングで、データメモリ１より出力さ
れる１６ビットのデータをラッチし、加算器３の入力端
子Ａに出力する。即ち、ラッチ回路２は、データメモリ
１より読み出されたデータを１つおきにラッチし、加算
器３に供給する。
【００３１】加算器３は、ラッチ回路２より出力される
１６ビットのデータ、およびデータメモリ１より出力さ
れる１６ビットのデータのＭＳＢをそれぞれ１ビット拡
張し、拡張したビットにラッチ回路２より出力されるデ
ータ、およびデータメモリ１より出力されるデータのＭ
ＳＢ（符号ビット）をコピーし、即ちデータを加算する
ことにより生ずるオーバーフロー対策を施し、それぞれ
を加算する。さらに、加算器３は、ＭＳＢを拡張し、加
算した１７ビットのデータのＬＳＢを切り捨て、上位１
６ビットを乗算器４に出力する。
１６ビットのデータ、およびデータメモリ１より出力さ
れる１６ビットのデータのＭＳＢをそれぞれ１ビット拡
張し、拡張したビットにラッチ回路２より出力されるデ
ータ、およびデータメモリ１より出力されるデータのＭ
ＳＢ（符号ビット）をコピーし、即ちデータを加算する
ことにより生ずるオーバーフロー対策を施し、それぞれ
を加算する。さらに、加算器３は、ＭＳＢを拡張し、加
算した１７ビットのデータのＬＳＢを切り捨て、上位１
６ビットを乗算器４に出力する。
【００３２】係数メモリ５は、このディジタルＬＰＦの
係数Ｃn（ｎは自然数）を、例えば８ビットの仮数部、
並びに例えば１ビットの、係数Ｃnおよびその１つ前の
次数の係数Ｃn-1の指数部間の差分に分けて記憶してお
り、そのアドレス端子ＡＤに入力されるダウンカウンタ
１０より出力される値が示すアドレスに記憶された係数
Ｃnの仮数部および指数部間の差分を、乗算器４および
シフタ８に供給する。但し、本実施例において、係数メ
モリ５に記憶される係数の仮数部は、指数部間の差分を
１ビットにするように、即ち指数部間の差分を０または
１にするように調整されている。
係数Ｃn（ｎは自然数）を、例えば８ビットの仮数部、
並びに例えば１ビットの、係数Ｃnおよびその１つ前の
次数の係数Ｃn-1の指数部間の差分に分けて記憶してお
り、そのアドレス端子ＡＤに入力されるダウンカウンタ
１０より出力される値が示すアドレスに記憶された係数
Ｃnの仮数部および指数部間の差分を、乗算器４および
シフタ８に供給する。但し、本実施例において、係数メ
モリ５に記憶される係数の仮数部は、指数部間の差分を
１ビットにするように、即ち指数部間の差分を０または
１にするように調整されている。
【００３３】ここで、このディジタルＬＰＦは、入力さ
れたディジタル信号を２倍オーバーサンプリングした
（入力されたディジタル信号のサンプリング周波数ｆs
の２倍の周波数２ｆsの）フィルタ出力を得る３８次の
補間型ディジタルフィルタで、そのインパルス応答は、
図２に示すような波形になるように設計されている。図
２に示したインパルス応答からわかるように、このＬＰ
Ｆの係数は、その次数が高くなるほど係数の絶対値が小
さくなる傾向があり、０次の係数Ｃ0に対して対称で、
また、補間型なので、０次の係数Ｃ0（＝１）を除く偶
数次の係数Ｃ2，Ｃ4，Ｃ6，Ｃ8，Ｃ10，Ｃ12，Ｃ14，Ｃ
16，Ｃ18は、すべて０になる。また、奇数次の係数は、 Ｃ1＝０．６３２８ Ｃ3＝−０．２０３１ Ｃ5＝０．１１５２ Ｃ7＝−０．０７５２０ Ｃ9＝０．０５０７８ Ｃ11＝−０．０３５１６ Ｃ13＝０．０２３９３ Ｃ15＝−０．０１５８７ Ｃ17＝０．００９８８８ Ｃ19＝−０．００８０５７ となっている。このように、本実施例の場合において
は、０次を除く偶数次の係数Ｃ2乃至Ｃ18（Ｃ2，Ｃ4，
Ｃ6，Ｃ8，Ｃ10，Ｃ12，Ｃ14，Ｃ16，Ｃ18）が、０にな
るので、係数の指数部間の差分は、偶数次の係数Ｃ2乃
至Ｃ18を除いた奇数次の係数Ｃ1乃至Ｃ19（Ｃ1，Ｃ3，
Ｃ5，Ｃ7，Ｃ9，Ｃ11，Ｃ13，Ｃ15，Ｃ17，Ｃ19）にお
ける差分、即ち係数Ｃ2q+1およびＣ2q-1の指数部間の差
分を用いる。従って、係数Ｃ2q+1の指数部間の差分は、
係数Ｃ2q+1およびＣ2q-1の指数部間の差分とする。但
し、ｑは自然数である。
れたディジタル信号を２倍オーバーサンプリングした
（入力されたディジタル信号のサンプリング周波数ｆs
の２倍の周波数２ｆsの）フィルタ出力を得る３８次の
補間型ディジタルフィルタで、そのインパルス応答は、
図２に示すような波形になるように設計されている。図
２に示したインパルス応答からわかるように、このＬＰ
Ｆの係数は、その次数が高くなるほど係数の絶対値が小
さくなる傾向があり、０次の係数Ｃ0に対して対称で、
また、補間型なので、０次の係数Ｃ0（＝１）を除く偶
数次の係数Ｃ2，Ｃ4，Ｃ6，Ｃ8，Ｃ10，Ｃ12，Ｃ14，Ｃ
16，Ｃ18は、すべて０になる。また、奇数次の係数は、 Ｃ1＝０．６３２８ Ｃ3＝−０．２０３１ Ｃ5＝０．１１５２ Ｃ7＝−０．０７５２０ Ｃ9＝０．０５０７８ Ｃ11＝−０．０３５１６ Ｃ13＝０．０２３９３ Ｃ15＝−０．０１５８７ Ｃ17＝０．００９８８８ Ｃ19＝−０．００８０５７ となっている。このように、本実施例の場合において
は、０次を除く偶数次の係数Ｃ2乃至Ｃ18（Ｃ2，Ｃ4，
Ｃ6，Ｃ8，Ｃ10，Ｃ12，Ｃ14，Ｃ16，Ｃ18）が、０にな
るので、係数の指数部間の差分は、偶数次の係数Ｃ2乃
至Ｃ18を除いた奇数次の係数Ｃ1乃至Ｃ19（Ｃ1，Ｃ3，
Ｃ5，Ｃ7，Ｃ9，Ｃ11，Ｃ13，Ｃ15，Ｃ17，Ｃ19）にお
ける差分、即ち係数Ｃ2q+1およびＣ2q-1の指数部間の差
分を用いる。従って、係数Ｃ2q+1の指数部間の差分は、
係数Ｃ2q+1およびＣ2q-1の指数部間の差分とする。但
し、ｑは自然数である。
【００３４】奇数次の係数Ｃ1乃至Ｃ19を、仮数部が８
ビットで、指数部間の差分が０または１になるような浮
動小数点形式で表すと、次のようになる。 Ｃ1 ＝０１０１０００１×２-7 Ｃ3 ＝１１００１１００×２-8 Ｃ5 ＝００１１１０１１×２-9 Ｃ7 ＝１０１１００１１×２-10 Ｃ9 ＝０１１０１０００×２-11 Ｃ11＝１０１１１０００×２-11 Ｃ13＝０１１０００１０×２-12 Ｃ15＝１０１１１１１１×２-12 Ｃ17＝０１０１０００１×２-13 Ｃ19＝１０１１１１１０×２-13
ビットで、指数部間の差分が０または１になるような浮
動小数点形式で表すと、次のようになる。 Ｃ1 ＝０１０１０００１×２-7 Ｃ3 ＝１１００１１００×２-8 Ｃ5 ＝００１１１０１１×２-9 Ｃ7 ＝１０１１００１１×２-10 Ｃ9 ＝０１１０１０００×２-11 Ｃ11＝１０１１１０００×２-11 Ｃ13＝０１１０００１０×２-12 Ｃ15＝１０１１１１１１×２-12 Ｃ17＝０１０１０００１×２-13 Ｃ19＝１０１１１１１０×２-13
【００３５】このように、係数Ｃ1およびＣ3の指数部間
の差分が１、係数Ｃ3およびＣ5の指数部間の差分が１、
係数Ｃ5およびＣ7の指数部間の差分が１、係数Ｃ7およ
びＣ9の指数部間の差分が１、係数Ｃ9およびＣ11の指数
部間の差分が０、係数Ｃ11およびＣ13の指数部間の差分
が１、係数Ｃ13およびＣ15の指数部間の差分が０、係数
Ｃ15およびＣ17の指数部間の差分が１、並びに係数Ｃ17
およびＣ19の指数部間の差分が０になるように、仮数部
が調整された係数Ｃ1乃至Ｃ19が、係数メモリ５に、例
えばアドレス０番地から記憶されている（図３）。但
し、本装置において、係数メモリ５のアドレス０番地に
記憶された係数Ｃ1の仮数部の小数点位置が、基準の小
数点位置として扱われるので、係数Ｃ1の指数部間の差
分は係数メモリ５に０と記憶される。
の差分が１、係数Ｃ3およびＣ5の指数部間の差分が１、
係数Ｃ5およびＣ7の指数部間の差分が１、係数Ｃ7およ
びＣ9の指数部間の差分が１、係数Ｃ9およびＣ11の指数
部間の差分が０、係数Ｃ11およびＣ13の指数部間の差分
が１、係数Ｃ13およびＣ15の指数部間の差分が０、係数
Ｃ15およびＣ17の指数部間の差分が１、並びに係数Ｃ17
およびＣ19の指数部間の差分が０になるように、仮数部
が調整された係数Ｃ1乃至Ｃ19が、係数メモリ５に、例
えばアドレス０番地から記憶されている（図３）。但
し、本装置において、係数メモリ５のアドレス０番地に
記憶された係数Ｃ1の仮数部の小数点位置が、基準の小
数点位置として扱われるので、係数Ｃ1の指数部間の差
分は係数メモリ５に０と記憶される。
【００３６】乗算器４は、加算器３より出力される１６
ビットのデータと、係数メモリ５に記憶された係数Ｃn
の８ビットの仮数部との積を計算し、２３ビットの計算
結果（積）を出力する。ここで、加算器３より出力され
る１６ビットのデータ、および係数メモリ５に記憶され
た係数Ｃnの８ビットの仮数部の各ＭＳＢは、符号ビッ
トなので、計算された積は、２４ビット（＝１６ビット
×８ビット）でななく、２３ビット（＝１５ビット×７
ビット＋１ビット（符号ビット））になる。
ビットのデータと、係数メモリ５に記憶された係数Ｃn
の８ビットの仮数部との積を計算し、２３ビットの計算
結果（積）を出力する。ここで、加算器３より出力され
る１６ビットのデータ、および係数メモリ５に記憶され
た係数Ｃnの８ビットの仮数部の各ＭＳＢは、符号ビッ
トなので、計算された積は、２４ビット（＝１６ビット
×８ビット）でななく、２３ビット（＝１５ビット×７
ビット＋１ビット（符号ビット））になる。
【００３７】累積加算器６は、その入力端子Ａ0乃至Ａ
23から入力される乗算器４より出力された２３ビットの
データ（積）のＭＳＢを１ビット拡張した２４ビットの
データと、その入力端子Ｂ0乃至Ｂ23から入力されるア
キュームレータ（ＡＣＣ）７に記憶された２４ビットの
データとを加算して、その結果を出力端子Σ0乃至Σ2 3
より出力する。
23から入力される乗算器４より出力された２３ビットの
データ（積）のＭＳＢを１ビット拡張した２４ビットの
データと、その入力端子Ｂ0乃至Ｂ23から入力されるア
キュームレータ（ＡＣＣ）７に記憶された２４ビットの
データとを加算して、その結果を出力端子Σ0乃至Σ2 3
より出力する。
【００３８】シフタ８は、係数メモリ５より読み出され
た仮数部に対応する係数の指数部間の差分が０である場
合、累積加算器６の出力端子Σ0乃至Σ23を、それぞれ
ＡＣＣ７の入力端子Ｄ0乃至Ｄ23に接続する（累積加算
器６の出力をそのままＡＣＣ７に供給する）。また、シ
フタ８は、係数メモリ５より読み出された仮数部に対応
する係数の指数部間の差分が１である場合、累積加算器
６の出力端子Σ1乃至Σ23を、それぞれＡＣＣ７の入力
端子Ｄ0乃至Ｄ22に接続し、さらに累積加算器６の出力
端子Σ23をＡＣＣ７の入力端子Ｄ23に接続する（累積加
算器６の出力を１ビットシフトダウンして、ＡＣＣ７に
供給する）。
た仮数部に対応する係数の指数部間の差分が０である場
合、累積加算器６の出力端子Σ0乃至Σ23を、それぞれ
ＡＣＣ７の入力端子Ｄ0乃至Ｄ23に接続する（累積加算
器６の出力をそのままＡＣＣ７に供給する）。また、シ
フタ８は、係数メモリ５より読み出された仮数部に対応
する係数の指数部間の差分が１である場合、累積加算器
６の出力端子Σ1乃至Σ23を、それぞれＡＣＣ７の入力
端子Ｄ0乃至Ｄ22に接続し、さらに累積加算器６の出力
端子Σ23をＡＣＣ７の入力端子Ｄ23に接続する（累積加
算器６の出力を１ビットシフトダウンして、ＡＣＣ７に
供給する）。
【００３９】ＡＣＣ７は、そのクロック端子ＣＬＫに周
期２／ＣＫのクロック信号が入力されるタイミングで、
シフタ８を介して累積加算器６より出力される２４ビッ
トのデータを一時記憶（ラッチ）する。さらに、ＡＣＣ
７は、そのクリア端子ＣＬＲに周期１／ｆsのクリア信
号が入力されるタイミングで、記憶内容をリセットする
（記憶している値を０にする）。
期２／ＣＫのクロック信号が入力されるタイミングで、
シフタ８を介して累積加算器６より出力される２４ビッ
トのデータを一時記憶（ラッチ）する。さらに、ＡＣＣ
７は、そのクリア端子ＣＬＲに周期１／ｆsのクリア信
号が入力されるタイミングで、記憶内容をリセットする
（記憶している値を０にする）。
【００４０】スイッチ１４は、１／２ｆs周期で切り換
わり、データメモリ１より読み出されたデータ、または
ＡＣＣ７に記憶されたデータを出力フリップフロップ
（ＦＦ）９に、交互に出力する。出力ＦＦ９は、スイッ
チ１４を介してデータメモリ１より読み出されたデー
タ、またはＡＣＣ７に記憶されたデータをラッチし、例
えばＤ／Ａ変換器（図示せず）などに供給する。
わり、データメモリ１より読み出されたデータ、または
ＡＣＣ７に記憶されたデータを出力フリップフロップ
（ＦＦ）９に、交互に出力する。出力ＦＦ９は、スイッ
チ１４を介してデータメモリ１より読み出されたデー
タ、またはＡＣＣ７に記憶されたデータをラッチし、例
えばＤ／Ａ変換器（図示せず）などに供給する。
【００４１】ダウンカウンタ１０は、周期１／ｆsのロ
ード（ＬＯＡＤ）信号が供給されるタイミングで所定の
初期値、例えば１４Ｈをセットし、そのクロック端子Ｃ
ＬＫに周期１／ＣＫのクロック信号が供給されるタイミ
ングで１４Ｈから０Ｈまでをカウントダウンし、このカ
ウントしている値（カウントダウン値）をＸＯＲ回路１
１に供給する。さらに、ダウンカウンタ１０は、カウン
トダウン値の上位４ビットを係数メモリ５のアドレス端
子ＡＤに供給する。
ード（ＬＯＡＤ）信号が供給されるタイミングで所定の
初期値、例えば１４Ｈをセットし、そのクロック端子Ｃ
ＬＫに周期１／ＣＫのクロック信号が供給されるタイミ
ングで１４Ｈから０Ｈまでをカウントダウンし、このカ
ウントしている値（カウントダウン値）をＸＯＲ回路１
１に供給する。さらに、ダウンカウンタ１０は、カウン
トダウン値の上位４ビットを係数メモリ５のアドレス端
子ＡＤに供給する。
【００４２】ＸＯＲ回路１１は、４つのＸＯＲゲートか
らなり、各ＸＯＲゲートの一方の入力端子にはダウンカ
ウンタ１０のカウントダウン値の上位４ビットがそれぞ
れ入力され、他の入力端子には、共通してダウンカウン
タ１０のカウントダウン値のＬＳＢが入力されている。
ＸＯＲ回路１１の他の入力端子に入力されるカウントダ
ウン値のＬＳＢが０である場合、ＸＯＲ回路１１は、一
方の入力端子に入力されるカウントダウン値の上位４ビ
ットを変化させずに出力し、ＸＯＲ回路１１の他の入力
端子に入力されるカウントダウン値のＬＳＢが１である
場合、ＸＯＲ回路１１は、一方の入力端子に入力される
カウントダウン値の上位４ビットをビット反転して出力
する。さらに、ＸＯＲ回路１１は、出力した４ビットの
ビット列に、そのＭＳＢとして、ダウンカウンタ１０よ
り出力されたカウントダウン値のＬＳＢを付加した５ビ
ットのビット列（値）を加算器１３の入力端子Ｂに供給
する。
らなり、各ＸＯＲゲートの一方の入力端子にはダウンカ
ウンタ１０のカウントダウン値の上位４ビットがそれぞ
れ入力され、他の入力端子には、共通してダウンカウン
タ１０のカウントダウン値のＬＳＢが入力されている。
ＸＯＲ回路１１の他の入力端子に入力されるカウントダ
ウン値のＬＳＢが０である場合、ＸＯＲ回路１１は、一
方の入力端子に入力されるカウントダウン値の上位４ビ
ットを変化させずに出力し、ＸＯＲ回路１１の他の入力
端子に入力されるカウントダウン値のＬＳＢが１である
場合、ＸＯＲ回路１１は、一方の入力端子に入力される
カウントダウン値の上位４ビットをビット反転して出力
する。さらに、ＸＯＲ回路１１は、出力した４ビットの
ビット列に、そのＭＳＢとして、ダウンカウンタ１０よ
り出力されたカウントダウン値のＬＳＢを付加した５ビ
ットのビット列（値）を加算器１３の入力端子Ｂに供給
する。
【００４３】ベースカウンタ１２は、そのクロック端子
ＣＬＫに周期１／ｆsのクロック信号が供給されるタイ
ミングで、カウントしている値（カウントアップ値）を
カウントアップする。加算器１３は、ベースカウンタ１
２より出力されるカウントアップ値と、ＸＯＲ回路１１
より出力される値とを加算し、この加算値を、データメ
モリ１のアドレス端子ＡＤに出力する。
ＣＬＫに周期１／ｆsのクロック信号が供給されるタイ
ミングで、カウントしている値（カウントアップ値）を
カウントアップする。加算器１３は、ベースカウンタ１
２より出力されるカウントアップ値と、ＸＯＲ回路１１
より出力される値とを加算し、この加算値を、データメ
モリ１のアドレス端子ＡＤに出力する。
【００４４】次に、図５のタイミングチャートを参照し
て、その動作について説明する。データメモリ１におい
て、サンプリング周波数ｆsでサンプリングされ、周期
１／ｆs（図５（ａ））ごとに供給される１フレームの
ディジタルデータが、アドレス０番地から順次記憶され
る（書き込まれる）（図５（ｈ））。
て、その動作について説明する。データメモリ１におい
て、サンプリング周波数ｆsでサンプリングされ、周期
１／ｆs（図５（ａ））ごとに供給される１フレームの
ディジタルデータが、アドレス０番地から順次記憶され
る（書き込まれる）（図５（ｈ））。
【００４５】ここで、一般的に１フレームは、（ディジ
タルフィルタの次数ｎ＋１）サンプルのデータＤ-n，Ｄ
-(n-1)，・・・，Ｄ-1，Ｄ0，Ｄ1，・・・，Ｄn-1，Ｄn
であるが、本実施例の場合、補間型のディジタルフィル
タであるため、１フレームは奇数次のフィルタ係数数
（図２）、即ち２０サンプルのデータＤ-19，Ｄ-17，Ｄ
-15，Ｄ-13，Ｄ-11，Ｄ-9，Ｄ-7，Ｄ-5，Ｄ-3，Ｄ-1，
Ｄ1，Ｄ3，Ｄ5，Ｄ7，Ｄ9，Ｄ11，Ｄ13，Ｄ15，Ｄ17，
Ｄ19になる。
タルフィルタの次数ｎ＋１）サンプルのデータＤ-n，Ｄ
-(n-1)，・・・，Ｄ-1，Ｄ0，Ｄ1，・・・，Ｄn-1，Ｄn
であるが、本実施例の場合、補間型のディジタルフィル
タであるため、１フレームは奇数次のフィルタ係数数
（図２）、即ち２０サンプルのデータＤ-19，Ｄ-17，Ｄ
-15，Ｄ-13，Ｄ-11，Ｄ-9，Ｄ-7，Ｄ-5，Ｄ-3，Ｄ-1，
Ｄ1，Ｄ3，Ｄ5，Ｄ7，Ｄ9，Ｄ11，Ｄ13，Ｄ15，Ｄ17，
Ｄ19になる。
【００４６】また、ベースカウンタ１２において、デー
タメモリ１に１フレームのデータが記憶されるタイミン
グ、即ち周期１／ｆsで、カウントアップ値が順次カウ
ントアップされる。従って、ベースカウンタ１２のカウ
ントアップ値は、データＤ1が記憶されるデータメモリ
１のアドレスに等しくなるように、初期設定されている
ので、このカウントアップ値は、常に、データメモリ１
に順次記憶されるデータのデータＤ1のアドレスを示す
ようになっている。
タメモリ１に１フレームのデータが記憶されるタイミン
グ、即ち周期１／ｆsで、カウントアップ値が順次カウ
ントアップされる。従って、ベースカウンタ１２のカウ
ントアップ値は、データＤ1が記憶されるデータメモリ
１のアドレスに等しくなるように、初期設定されている
ので、このカウントアップ値は、常に、データメモリ１
に順次記憶されるデータのデータＤ1のアドレスを示す
ようになっている。
【００４７】一方、ダウンカウンタ１０において、周期
１／ｆsのロード（カウンタ同期ロード）信号が入力さ
れると（図５（ｅ））、初期値１４Ｈがセットされ、周
波数ｆsを少なくとも１フレームのデータ数倍である、
例えば３２倍した周波数ＣＫ、即ち周期１／ＣＫのクロ
ック信号（図５（ｄ））が供給されるタイミングで１４
Ｈから０Ｈまでがカウントダウンされ（図５（ｆ））、
このカウントダウン値がＸＯＲ回路１１に供給される。
ＸＯＲ回路１１において、ダウンカウンタ１０より出力
されたダウンカウンタ値（ビット列）のＬＳＢが０であ
る場合、ダウンカウンタ１０より出力された５ビットの
カウントダウン値は、そのＬＳＢをＭＳＢに移動したビ
ット列（値）に変換され、ダウンカウンタ１０より出力
されたダウンカウンタ値（ビット列）のＬＳＢが１であ
る場合、ダウンカウンタ値は、上位４ビットをビット反
転し、この４ビットのビット列のＭＳＢとして、カウン
トダウン値のＬＳＢを追加した５ビットのビット列
（値）に変換され、加算器１３の入力端子Ｂに出力され
る（図５（ｇ））。
１／ｆsのロード（カウンタ同期ロード）信号が入力さ
れると（図５（ｅ））、初期値１４Ｈがセットされ、周
波数ｆsを少なくとも１フレームのデータ数倍である、
例えば３２倍した周波数ＣＫ、即ち周期１／ＣＫのクロ
ック信号（図５（ｄ））が供給されるタイミングで１４
Ｈから０Ｈまでがカウントダウンされ（図５（ｆ））、
このカウントダウン値がＸＯＲ回路１１に供給される。
ＸＯＲ回路１１において、ダウンカウンタ１０より出力
されたダウンカウンタ値（ビット列）のＬＳＢが０であ
る場合、ダウンカウンタ１０より出力された５ビットの
カウントダウン値は、そのＬＳＢをＭＳＢに移動したビ
ット列（値）に変換され、ダウンカウンタ１０より出力
されたダウンカウンタ値（ビット列）のＬＳＢが１であ
る場合、ダウンカウンタ値は、上位４ビットをビット反
転し、この４ビットのビット列のＭＳＢとして、カウン
トダウン値のＬＳＢを追加した５ビットのビット列
（値）に変換され、加算器１３の入力端子Ｂに出力され
る（図５（ｇ））。
【００４８】ここで、図４は、ダウンカウンタ１０より
出力されるダウンカウンタ値と、ＸＯＲ回路１１より出
力されるビット列（値）との関係を示している。ダウン
カウンタ値が１４Ｈ、即ち１０１００2である場合、ダ
ウンカウンタ値のＬＳＢは０であるから、ＸＯＲ回路１
１の出力は、ダウンカウンタ値のＬＳＢをＭＳＢに移動
したビット列０１０１０2、即ち１０になる。ダウンカ
ウンタ値が１３Ｈ、即ち１００１１2である場合、ダウ
ンカウンタ値のＬＳＢは１であるから、ＸＯＲ回路１１
の出力は、ダウンカウンタ値の上位４ビットを反転し
（１００１2→０１１０2）、そのＭＳＢとして、ダウン
カウンタ値のＬＳＢである１2を追加したビット列１０
１１０2、即ち−１０になる。以下同様にして、図４に
示す値が、ＸＯＲ回路１１より出力される。
出力されるダウンカウンタ値と、ＸＯＲ回路１１より出
力されるビット列（値）との関係を示している。ダウン
カウンタ値が１４Ｈ、即ち１０１００2である場合、ダ
ウンカウンタ値のＬＳＢは０であるから、ＸＯＲ回路１
１の出力は、ダウンカウンタ値のＬＳＢをＭＳＢに移動
したビット列０１０１０2、即ち１０になる。ダウンカ
ウンタ値が１３Ｈ、即ち１００１１2である場合、ダウ
ンカウンタ値のＬＳＢは１であるから、ＸＯＲ回路１１
の出力は、ダウンカウンタ値の上位４ビットを反転し
（１００１2→０１１０2）、そのＭＳＢとして、ダウン
カウンタ値のＬＳＢである１2を追加したビット列１０
１１０2、即ち−１０になる。以下同様にして、図４に
示す値が、ＸＯＲ回路１１より出力される。
【００４９】図４からＸＯＲ回路１１より出力される値
が、データメモリ１にデータＤ1が記憶されるアドレス
を基準にした、データメモリ１に記憶されたデータＤ
-19乃至Ｄ19（Ｄ-19，Ｄ-17，Ｄ-15，Ｄ-13，Ｄ-11，Ｄ
-9，Ｄ-7，Ｄ-5，Ｄ-3，Ｄ-1，Ｄ1，Ｄ3，Ｄ5，Ｄ7，Ｄ
9，Ｄ11，Ｄ13，Ｄ15，Ｄ17，Ｄ19）のアドレスのオフ
セット（オフセットアドレス）になっていることが判
る。
が、データメモリ１にデータＤ1が記憶されるアドレス
を基準にした、データメモリ１に記憶されたデータＤ
-19乃至Ｄ19（Ｄ-19，Ｄ-17，Ｄ-15，Ｄ-13，Ｄ-11，Ｄ
-9，Ｄ-7，Ｄ-5，Ｄ-3，Ｄ-1，Ｄ1，Ｄ3，Ｄ5，Ｄ7，Ｄ
9，Ｄ11，Ｄ13，Ｄ15，Ｄ17，Ｄ19）のアドレスのオフ
セット（オフセットアドレス）になっていることが判
る。
【００５０】加算器１３において、ベースカウンタ１２
より出力されるデータＤ1が記憶されているデータメモ
リ１のアドレスと、ＸＯＲ回路１１より出力されるオフ
セットアドレスとが加算され、データメモリ１のアドレ
ス端子ＡＤに供給される。データメモリ１において、加
算器１３より供給されるアドレスに記憶されているデー
タＤnが読み出され、ラッチ回路２、加算器３およびス
イッチ１４に供給される。従って、データメモリ１にお
いて、加算器１３よりアドレスが出力される周期１／Ｃ
Ｋで、乗算器４で次数の高い係数Ｃn、即ちその絶対値
が比較的小さい係数との積が計算されるデータから順次
読み出される、即ちデータＤ-19，Ｄ19，Ｄ-17，Ｄ17，
Ｄ-15，Ｄ15，Ｄ-13，Ｄ13，Ｄ-11，Ｄ11，Ｄ-9，Ｄ9，
Ｄ-7，Ｄ7，Ｄ-5，Ｄ5，Ｄ-3，Ｄ3，Ｄ-1，Ｄ1の順番で
読み出される（図５（ｉ））。
より出力されるデータＤ1が記憶されているデータメモ
リ１のアドレスと、ＸＯＲ回路１１より出力されるオフ
セットアドレスとが加算され、データメモリ１のアドレ
ス端子ＡＤに供給される。データメモリ１において、加
算器１３より供給されるアドレスに記憶されているデー
タＤnが読み出され、ラッチ回路２、加算器３およびス
イッチ１４に供給される。従って、データメモリ１にお
いて、加算器１３よりアドレスが出力される周期１／Ｃ
Ｋで、乗算器４で次数の高い係数Ｃn、即ちその絶対値
が比較的小さい係数との積が計算されるデータから順次
読み出される、即ちデータＤ-19，Ｄ19，Ｄ-17，Ｄ17，
Ｄ-15，Ｄ15，Ｄ-13，Ｄ13，Ｄ-11，Ｄ11，Ｄ-9，Ｄ9，
Ｄ-7，Ｄ7，Ｄ-5，Ｄ5，Ｄ-3，Ｄ3，Ｄ-1，Ｄ1の順番で
読み出される（図５（ｉ））。
【００５１】このように、周期１／ＣＫでデータメモリ
１より、Ｄ-19，Ｄ19，Ｄ-17，Ｄ17，Ｄ-15，Ｄ15，Ｄ
-13，Ｄ13，Ｄ-11，Ｄ11，Ｄ-9，Ｄ9，Ｄ-7，Ｄ7，
Ｄ-5，Ｄ5，Ｄ-3，Ｄ3，Ｄ-1，Ｄ1の順番で読み出され
たデータのうちデータＤ-19，Ｄ-17，Ｄ-15，Ｄ-13，Ｄ
-11，Ｄ-9，Ｄ-7，Ｄ-5，Ｄ-3，Ｄ-1は、ラッチ回路２
において、そのクロック端子ＣＬＫに周期２／ＣＫのク
ロック信号（図５（ｃ））が入力されるタイミングでラ
ッチされる（図５（ｊ））。ラッチ回路２において、周
期２／ＣＫごとにデータがラッチされ、そのデータが加
算器３に供給され、データメモリ１において、周期１／
ＣＫごとにデータが読み出され、同様に加算器３に供給
される。
１より、Ｄ-19，Ｄ19，Ｄ-17，Ｄ17，Ｄ-15，Ｄ15，Ｄ
-13，Ｄ13，Ｄ-11，Ｄ11，Ｄ-9，Ｄ9，Ｄ-7，Ｄ7，
Ｄ-5，Ｄ5，Ｄ-3，Ｄ3，Ｄ-1，Ｄ1の順番で読み出され
たデータのうちデータＤ-19，Ｄ-17，Ｄ-15，Ｄ-13，Ｄ
-11，Ｄ-9，Ｄ-7，Ｄ-5，Ｄ-3，Ｄ-1は、ラッチ回路２
において、そのクロック端子ＣＬＫに周期２／ＣＫのク
ロック信号（図５（ｃ））が入力されるタイミングでラ
ッチされる（図５（ｊ））。ラッチ回路２において、周
期２／ＣＫごとにデータがラッチされ、そのデータが加
算器３に供給され、データメモリ１において、周期１／
ＣＫごとにデータが読み出され、同様に加算器３に供給
される。
【００５２】従って、加算器３において、周期２／ＣＫ
でラッチ回路２にラッチされたデータＤ-19乃至Ｄ
-1（Ｄ-19，Ｄ-17，Ｄ-15，Ｄ-13，Ｄ-11，Ｄ-9，
Ｄ-7，Ｄ-5，Ｄ-3，Ｄ-1）と、周期１／ＣＫでデータメ
モリ１より読み出されたデータＤ-19，Ｄ19，Ｄ-17，Ｄ
17，Ｄ-15，Ｄ15，Ｄ-13，Ｄ13，Ｄ-11，Ｄ11，Ｄ-9，
Ｄ9，Ｄ- 7，Ｄ7，Ｄ-5，Ｄ5，Ｄ-3，Ｄ3，Ｄ-1，Ｄ1の
うちラッチ回路２でラッチされないデータＤ19，Ｄ17，
Ｄ15，Ｄ13，Ｄ11，Ｄ9，Ｄ7，Ｄ5，Ｄ3，Ｄ1とが、そ
れぞれ加算され、ラッチ回路２でデータＤnがラッチさ
れるタイミング、即ち周期２／ＣＫで、加算されたデー
タＤ-19＋Ｄ19，Ｄ-17＋Ｄ17，Ｄ-15＋Ｄ15，Ｄ-13＋Ｄ
13，Ｄ-11＋Ｄ11，Ｄ-9＋Ｄ9，Ｄ-7＋Ｄ7，Ｄ-5＋Ｄ5，
Ｄ-3＋Ｄ3，Ｄ-1＋Ｄ1が乗算器４に順次出力される。
でラッチ回路２にラッチされたデータＤ-19乃至Ｄ
-1（Ｄ-19，Ｄ-17，Ｄ-15，Ｄ-13，Ｄ-11，Ｄ-9，
Ｄ-7，Ｄ-5，Ｄ-3，Ｄ-1）と、周期１／ＣＫでデータメ
モリ１より読み出されたデータＤ-19，Ｄ19，Ｄ-17，Ｄ
17，Ｄ-15，Ｄ15，Ｄ-13，Ｄ13，Ｄ-11，Ｄ11，Ｄ-9，
Ｄ9，Ｄ- 7，Ｄ7，Ｄ-5，Ｄ5，Ｄ-3，Ｄ3，Ｄ-1，Ｄ1の
うちラッチ回路２でラッチされないデータＤ19，Ｄ17，
Ｄ15，Ｄ13，Ｄ11，Ｄ9，Ｄ7，Ｄ5，Ｄ3，Ｄ1とが、そ
れぞれ加算され、ラッチ回路２でデータＤnがラッチさ
れるタイミング、即ち周期２／ＣＫで、加算されたデー
タＤ-19＋Ｄ19，Ｄ-17＋Ｄ17，Ｄ-15＋Ｄ15，Ｄ-13＋Ｄ
13，Ｄ-11＋Ｄ11，Ｄ-9＋Ｄ9，Ｄ-7＋Ｄ7，Ｄ-5＋Ｄ5，
Ｄ-3＋Ｄ3，Ｄ-1＋Ｄ1が乗算器４に順次出力される。
【００５３】一方、係数メモリ５において、ダウンカウ
ンタ１０より供給されるカウントダウン値の上位４ビッ
トに対応するアドレスに記憶された係数が読み出され、
乗算器４に出力される。
ンタ１０より供給されるカウントダウン値の上位４ビッ
トに対応するアドレスに記憶された係数が読み出され、
乗算器４に出力される。
【００５４】ここで、ダウンカウンタ１０より供給され
るカウントダウン値の上位４ビットは、図４に示したよ
うに、初期値１０１０１2（１４Ｈ）の上位４ビットを
除いて、同じ値を２度繰り返す。このカウントダウン値
は、前述したように、周期１／ＣＫで１ずつカウントダ
ウンされているので、カウントダウン値の上位４ビット
は、初期値１０１０2、即ち１０進数表示で１０である
場合を除き、９から周期２／ＣＫで１ずつデクリメント
（カウントダウン）される。本装置においては、カウン
トダウン値が初期値１０１０１2 であるとき、データメ
モリ１にデータが書き込まれるので（図５（ｈ））、そ
の後、係数メモリ５より、周期２／ＣＫで、９乃至０ま
でカウントダウンされるカウントダウン値に対応するア
ドレスに記憶された係数Ｃ19乃至Ｃ1 の仮数部が、順次
読み出され、乗算器４に供給される。
るカウントダウン値の上位４ビットは、図４に示したよ
うに、初期値１０１０１2（１４Ｈ）の上位４ビットを
除いて、同じ値を２度繰り返す。このカウントダウン値
は、前述したように、周期１／ＣＫで１ずつカウントダ
ウンされているので、カウントダウン値の上位４ビット
は、初期値１０１０2、即ち１０進数表示で１０である
場合を除き、９から周期２／ＣＫで１ずつデクリメント
（カウントダウン）される。本装置においては、カウン
トダウン値が初期値１０１０１2 であるとき、データメ
モリ１にデータが書き込まれるので（図５（ｈ））、そ
の後、係数メモリ５より、周期２／ＣＫで、９乃至０ま
でカウントダウンされるカウントダウン値に対応するア
ドレスに記憶された係数Ｃ19乃至Ｃ1 の仮数部が、順次
読み出され、乗算器４に供給される。
【００５５】従って、係数メモリ５に記憶された、指数
部間の差分が０または１になるように調整された係数の
仮数部は、その指数部の小さいものから順番に読み出さ
れるようになっている（図３）。即ち、係数メモリ５に
記憶された係数の仮数部は、その小数点位置が変わらな
い、または右に１桁シフトするような順番で読み出され
る。
部間の差分が０または１になるように調整された係数の
仮数部は、その指数部の小さいものから順番に読み出さ
れるようになっている（図３）。即ち、係数メモリ５に
記憶された係数の仮数部は、その小数点位置が変わらな
い、または右に１桁シフトするような順番で読み出され
る。
【００５６】以上のように、加算器３より周期２／ＣＫ
で、加算されたデータＤ-19＋Ｄ19，Ｄ-17＋Ｄ17，Ｄ
-15＋Ｄ15，Ｄ-13＋Ｄ13，Ｄ-11＋Ｄ11，Ｄ-9＋Ｄ9，Ｄ
-7＋Ｄ7，Ｄ-5＋Ｄ5，Ｄ-3＋Ｄ3，Ｄ-1＋Ｄ1が乗算器４
に順次出力され、係数メモリ５より同じ周期２／ＣＫ
で、９乃至０までカウントダウンされるカウントダウン
値に対応するアドレスに記憶された係数Ｃ19乃至Ｃ1の
仮数部が乗算器４に順次供給される。乗算器４におい
て、データＤ-19＋Ｄ19と係数Ｃ19の仮数部との積、デ
ータＤ-17＋Ｄ17と係数Ｃ17の仮数部との積、データＤ
-15＋Ｄ15と係数Ｃ15の仮数部との積、データＤ-13＋Ｄ
13と係数Ｃ13の仮数部との積、データＤ-11＋Ｄ11と係
数Ｃ11の仮数部との積、データＤ-9＋Ｄ9と係数Ｃ9の仮
数部との積、データＤ-7＋Ｄ7と係数Ｃ7の仮数部との
積、データＤ-5＋Ｄ5と係数Ｃ5の仮数部との積、データ
Ｄ-3＋Ｄ3と係数Ｃ3の仮数部との積、データＤ-1＋Ｄ1
と係数Ｃ1の仮数部との積が、周期２／ＣＫで順次計算
され、累積加算器６に出力される。
で、加算されたデータＤ-19＋Ｄ19，Ｄ-17＋Ｄ17，Ｄ
-15＋Ｄ15，Ｄ-13＋Ｄ13，Ｄ-11＋Ｄ11，Ｄ-9＋Ｄ9，Ｄ
-7＋Ｄ7，Ｄ-5＋Ｄ5，Ｄ-3＋Ｄ3，Ｄ-1＋Ｄ1が乗算器４
に順次出力され、係数メモリ５より同じ周期２／ＣＫ
で、９乃至０までカウントダウンされるカウントダウン
値に対応するアドレスに記憶された係数Ｃ19乃至Ｃ1の
仮数部が乗算器４に順次供給される。乗算器４におい
て、データＤ-19＋Ｄ19と係数Ｃ19の仮数部との積、デ
ータＤ-17＋Ｄ17と係数Ｃ17の仮数部との積、データＤ
-15＋Ｄ15と係数Ｃ15の仮数部との積、データＤ-13＋Ｄ
13と係数Ｃ13の仮数部との積、データＤ-11＋Ｄ11と係
数Ｃ11の仮数部との積、データＤ-9＋Ｄ9と係数Ｃ9の仮
数部との積、データＤ-7＋Ｄ7と係数Ｃ7の仮数部との
積、データＤ-5＋Ｄ5と係数Ｃ5の仮数部との積、データ
Ｄ-3＋Ｄ3と係数Ｃ3の仮数部との積、データＤ-1＋Ｄ1
と係数Ｃ1の仮数部との積が、周期２／ＣＫで順次計算
され、累積加算器６に出力される。
【００５７】累積加算器６において、乗算器４より出力
される積と、ＡＣＣ７より出力される値とが加算され
（乗算器４より出力される積が累積加算され）、シフタ
８に出力される。係数メモリ５より乗算器４に供給され
た係数の仮数部に対応する指数部間の差分（図３）が０
である場合、シフタ８において、累積加算器６より出力
された加算値が、そのままＡＣＣ７に供給される（図５
（ｍ））。係数メモリ５より乗算器４に供給された係数
の仮数部に対応する指数部間の差分（図３）が１である
場合、シフタ８において、累積加算器６より出力された
加算値が、１ビットシフトダウンされ、ＡＣＣ７に供給
される（図５（ｍ））。
される積と、ＡＣＣ７より出力される値とが加算され
（乗算器４より出力される積が累積加算され）、シフタ
８に出力される。係数メモリ５より乗算器４に供給され
た係数の仮数部に対応する指数部間の差分（図３）が０
である場合、シフタ８において、累積加算器６より出力
された加算値が、そのままＡＣＣ７に供給される（図５
（ｍ））。係数メモリ５より乗算器４に供給された係数
の仮数部に対応する指数部間の差分（図３）が１である
場合、シフタ８において、累積加算器６より出力された
加算値が、１ビットシフトダウンされ、ＡＣＣ７に供給
される（図５（ｍ））。
【００５８】ここで、前述したように、係数メモリ５に
記憶された、指数部間の差分が０または１になるように
調整された係数の仮数部は、その指数部の小さいものか
ら順番に読み出されるようになっている（図３）。即
ち、係数メモリ５に記憶された係数の仮数部は、その小
数点位置が変わらない、または右に１桁シフトするよう
な順番で読み出される。従って、現在、係数メモリ５よ
り乗算器４に供給された係数の仮数部に対応する指数部
間の差分（図３）が０である場合は、その係数の仮数部
の小数点位置と、その次に、乗算器４により加算器３の
出力値との積が計算される（係数メモリ５より読み出さ
れる）係数の仮数部の小数点位置とが等しいので、シフ
タ８において、この２つの係数の仮数部の桁合わせのた
めのビットシフトは行われない。
記憶された、指数部間の差分が０または１になるように
調整された係数の仮数部は、その指数部の小さいものか
ら順番に読み出されるようになっている（図３）。即
ち、係数メモリ５に記憶された係数の仮数部は、その小
数点位置が変わらない、または右に１桁シフトするよう
な順番で読み出される。従って、現在、係数メモリ５よ
り乗算器４に供給された係数の仮数部に対応する指数部
間の差分（図３）が０である場合は、その係数の仮数部
の小数点位置と、その次に、乗算器４により加算器３の
出力値との積が計算される（係数メモリ５より読み出さ
れる）係数の仮数部の小数点位置とが等しいので、シフ
タ８において、この２つの係数の仮数部の桁合わせのた
めのビットシフトは行われない。
【００５９】また、現在、係数メモリ５より乗算器４に
供給された係数の仮数部に対応する指数部間の差分（図
３）が１である場合は、その係数の仮数部の小数点位置
が、その次に、乗算器４により加算器３の出力値との積
が計算される係数の仮数部の小数点位置より１桁高い位
置（１桁左にシフトした位置）にあるので、シフタ８に
おいて、この２つの値の桁合わせのためのビットシフト
がおこなわれる。即ち、シフタ８において、乗算器４に
より計算された、現在、係数メモリ５より読み出された
係数の指数部と加算器３の出力との積を、累積加算器６
で累積加算した値が、１桁だけ右にビットシフト（１ビ
ットシフトダウン）される。
供給された係数の仮数部に対応する指数部間の差分（図
３）が１である場合は、その係数の仮数部の小数点位置
が、その次に、乗算器４により加算器３の出力値との積
が計算される係数の仮数部の小数点位置より１桁高い位
置（１桁左にシフトした位置）にあるので、シフタ８に
おいて、この２つの値の桁合わせのためのビットシフト
がおこなわれる。即ち、シフタ８において、乗算器４に
より計算された、現在、係数メモリ５より読み出された
係数の指数部と加算器３の出力との積を、累積加算器６
で累積加算した値が、１桁だけ右にビットシフト（１ビ
ットシフトダウン）される。
【００６０】ＡＣＣ７において、シフタ８より出力され
た値は周期２／ＣＫでラッチされ、累積加算器６および
スイッチ１４に出力される。
た値は周期２／ＣＫでラッチされ、累積加算器６および
スイッチ１４に出力される。
【００６１】このように、ＡＣＣ７において、シフタ８
を介して累積加算器６より出力された値が周期２／ＣＫ
でラッチされ、そのラッチされた値が累積加算器６に出
力される。一方、乗算器４において、計算されたデータ
Ｄ-19＋Ｄ19と係数Ｃ19の仮数部との積、データＤ-17＋
Ｄ17と係数Ｃ17の仮数部との積、データＤ-15＋Ｄ15と
係数Ｃ15の仮数部との積、データＤ-13＋Ｄ13と係数Ｃ
13の仮数部との積、データＤ-11＋Ｄ11と係数Ｃ11の仮
数部との積、データＤ-9＋Ｄ9と係数Ｃ9の仮数部との
積、データＤ-7＋Ｄ7と係数Ｃ7の仮数部との積、データ
Ｄ-5＋Ｄ5と係数Ｃ5の仮数部との積、データＤ-3＋Ｄ3
と係数Ｃ3の仮数部との積、データＤ-1＋Ｄ1と係数Ｃ1
の仮数部との積が、周期２／ＣＫで累積加算器６に出力
される。
を介して累積加算器６より出力された値が周期２／ＣＫ
でラッチされ、そのラッチされた値が累積加算器６に出
力される。一方、乗算器４において、計算されたデータ
Ｄ-19＋Ｄ19と係数Ｃ19の仮数部との積、データＤ-17＋
Ｄ17と係数Ｃ17の仮数部との積、データＤ-15＋Ｄ15と
係数Ｃ15の仮数部との積、データＤ-13＋Ｄ13と係数Ｃ
13の仮数部との積、データＤ-11＋Ｄ11と係数Ｃ11の仮
数部との積、データＤ-9＋Ｄ9と係数Ｃ9の仮数部との
積、データＤ-7＋Ｄ7と係数Ｃ7の仮数部との積、データ
Ｄ-5＋Ｄ5と係数Ｃ5の仮数部との積、データＤ-3＋Ｄ3
と係数Ｃ3の仮数部との積、データＤ-1＋Ｄ1と係数Ｃ1
の仮数部との積が、周期２／ＣＫで累積加算器６に出力
される。
【００６２】従って、累積加算器６において、乗算器６
より周期２／ＣＫで順次出力されるデータＤ-19＋Ｄ19
と係数Ｃ19の仮数部との積、データＤ-17＋Ｄ17と係数
Ｃ17の仮数部との積、データＤ-15＋Ｄ15と係数Ｃ15の
仮数部との積、データＤ-13＋Ｄ13と係数Ｃ13の仮数部
との積、データＤ-11＋Ｄ11と係数Ｃ11の仮数部との
積、データＤ-9＋Ｄ9と係数Ｃ9の仮数部との積、データ
Ｄ-7＋Ｄ7と係数Ｃ7の仮数部との積、データＤ-5＋Ｄ5
と係数Ｃ5の仮数部との積、データＤ-3＋Ｄ3と係数Ｃ3
の仮数部との積、およびデータＤ-1＋Ｄ1と係数Ｃ1の仮
数部との積が、シフタ８により桁合わせされながら順次
加算されるので、最終的に、ＡＣＣ７には、データＤ
-19＋Ｄ19と係数Ｃ19との積、データＤ-17＋Ｄ17と係数
Ｃ17との積、データＤ-15＋Ｄ15と係数Ｃ15との積、デ
ータＤ-13＋Ｄ13と係数Ｃ13との積、データＤ-1 1＋Ｄ11
と係数Ｃ11との積、データＤ-9＋Ｄ9と係数Ｃ9との積、
データＤ-7＋Ｄ7と係数Ｃ7との積、データＤ-5＋Ｄ5と
係数Ｃ5との積、データＤ-3＋Ｄ3と係数Ｃ3との積、お
よびデータＤ-1＋Ｄ1と係数Ｃ1との積を、すべて加算し
た（累積加算した）値、即ちデータＤ-19乃至Ｄ19（デ
ータＤ-1＋Ｄ1乃至Ｄ-19＋Ｄ19）と係数Ｃ1乃至Ｃ19と
の積和（積和演算値）がラッチされる（図５（ｍ））。
より周期２／ＣＫで順次出力されるデータＤ-19＋Ｄ19
と係数Ｃ19の仮数部との積、データＤ-17＋Ｄ17と係数
Ｃ17の仮数部との積、データＤ-15＋Ｄ15と係数Ｃ15の
仮数部との積、データＤ-13＋Ｄ13と係数Ｃ13の仮数部
との積、データＤ-11＋Ｄ11と係数Ｃ11の仮数部との
積、データＤ-9＋Ｄ9と係数Ｃ9の仮数部との積、データ
Ｄ-7＋Ｄ7と係数Ｃ7の仮数部との積、データＤ-5＋Ｄ5
と係数Ｃ5の仮数部との積、データＤ-3＋Ｄ3と係数Ｃ3
の仮数部との積、およびデータＤ-1＋Ｄ1と係数Ｃ1の仮
数部との積が、シフタ８により桁合わせされながら順次
加算されるので、最終的に、ＡＣＣ７には、データＤ
-19＋Ｄ19と係数Ｃ19との積、データＤ-17＋Ｄ17と係数
Ｃ17との積、データＤ-15＋Ｄ15と係数Ｃ15との積、デ
ータＤ-13＋Ｄ13と係数Ｃ13との積、データＤ-1 1＋Ｄ11
と係数Ｃ11との積、データＤ-9＋Ｄ9と係数Ｃ9との積、
データＤ-7＋Ｄ7と係数Ｃ7との積、データＤ-5＋Ｄ5と
係数Ｃ5との積、データＤ-3＋Ｄ3と係数Ｃ3との積、お
よびデータＤ-1＋Ｄ1と係数Ｃ1との積を、すべて加算し
た（累積加算した）値、即ちデータＤ-19乃至Ｄ19（デ
ータＤ-1＋Ｄ1乃至Ｄ-19＋Ｄ19）と係数Ｃ1乃至Ｃ19と
の積和（積和演算値）がラッチされる（図５（ｍ））。
【００６３】周期２／ｆsで切り換わっているスイッチ
１４において、ＡＣＣ７にラッチされた累積加算値と、
データメモリ１より供給されたデータＤ1とが交互に選
択され、出力ＦＦ９に供給される。出力ＦＦ９におい
て、ＡＣＣ７にラッチされた累積加算値は、ディジタル
ＬＰＦの奇数サンプル（ＯＤＤ）の出力として、データ
メモリ１より供給されるデータＤ1は、ディジタルＬＰ
Ｆの偶数サンプル（ＥＶＥＮ）の出力としてラッチされ
（図５（ｉ）および図５（ｐ））、Ｄ／Ａ変換器などに
供給される。
１４において、ＡＣＣ７にラッチされた累積加算値と、
データメモリ１より供給されたデータＤ1とが交互に選
択され、出力ＦＦ９に供給される。出力ＦＦ９におい
て、ＡＣＣ７にラッチされた累積加算値は、ディジタル
ＬＰＦの奇数サンプル（ＯＤＤ）の出力として、データ
メモリ１より供給されるデータＤ1は、ディジタルＬＰ
Ｆの偶数サンプル（ＥＶＥＮ）の出力としてラッチされ
（図５（ｉ）および図５（ｐ））、Ｄ／Ａ変換器などに
供給される。
【００６４】以上説明したように、本実施例において
は、係数をその仮数部および指数部間の差分に分けて記
憶し、その指数部の差分に対応して、積和演算の中間結
果をビットシフト（シフトダウン）しながら、指数部の
小さい係数から順番に、積和演算が行われる。よって、
装置の扱うことのできるビット長（レンジ）が有効に利
用され、精度の高い積和演算を行うことができる。
は、係数をその仮数部および指数部間の差分に分けて記
憶し、その指数部の差分に対応して、積和演算の中間結
果をビットシフト（シフトダウン）しながら、指数部の
小さい係数から順番に、積和演算が行われる。よって、
装置の扱うことのできるビット長（レンジ）が有効に利
用され、精度の高い積和演算を行うことができる。
【００６５】なお、ＡＣＣ７において、そのクリア端子
ＣＬＲに、周期１／ｆsで入力されるリセット信号によ
り、ラッチした内容がリセットされる（図５（ｎ））。
ＣＬＲに、周期１／ｆsで入力されるリセット信号によ
り、ラッチした内容がリセットされる（図５（ｎ））。
【００６６】本実施例において、前述したように、係数
メモリ５に記憶する係数Ｃ2q+1の指数部間の差分を、係
数Ｃ2q+1の指数部とＣ2q-1の指数部との差分としたが
（図３）、累積加算器６の出力端子Σ0乃至Σ23とＡＣ
Ｃ７の入力端子Ｄ0乃至Ｄ23との間に設けた桁合わせを
するためのシフタ８を、ＡＣＣ７出力端子Ｑ0乃至Ｑ23
と累積加算器６の入力端子Ａ0乃至Ａ23との間に設け、
係数メモリ５に記憶する係数Ｃ2 q-1の指数部間の差分
を、係数Ｃ2q+1の指数部とＣ2q-1の指数部との差分とす
ることができる（図６）。
メモリ５に記憶する係数Ｃ2q+1の指数部間の差分を、係
数Ｃ2q+1の指数部とＣ2q-1の指数部との差分としたが
（図３）、累積加算器６の出力端子Σ0乃至Σ23とＡＣ
Ｃ７の入力端子Ｄ0乃至Ｄ23との間に設けた桁合わせを
するためのシフタ８を、ＡＣＣ７出力端子Ｑ0乃至Ｑ23
と累積加算器６の入力端子Ａ0乃至Ａ23との間に設け、
係数メモリ５に記憶する係数Ｃ2 q-1の指数部間の差分
を、係数Ｃ2q+1の指数部とＣ2q-1の指数部との差分とす
ることができる（図６）。
【００６７】また、図７に示すような、指数部が増減し
ながら、極大点が大きくなる一般的なＦＩＲ型ディジタ
ルフィルタの係数の場合においては、最大の指数部（図
７においては、係数Ｃ1の指数部）に対して、他の係数
の指数部が単調増加し、且つ指数部間の差分が０または
１になるように、各係数の仮数部を調整することによ
り、丸め誤差の影響を低減した積和演算を行うことがで
きる。
ながら、極大点が大きくなる一般的なＦＩＲ型ディジタ
ルフィルタの係数の場合においては、最大の指数部（図
７においては、係数Ｃ1の指数部）に対して、他の係数
の指数部が単調増加し、且つ指数部間の差分が０または
１になるように、各係数の仮数部を調整することによ
り、丸め誤差の影響を低減した積和演算を行うことがで
きる。
【００６８】さらに、この場合、指数部の小さい係数か
ら順番に積和演算が行われるように、例えばプログラム
などによって、係数メモリ５に記憶された係数のアドレ
スを発生させることにより（図８）、図７における場合
に比べ、さらに精度の高い積和演算を行うことができ
る。
ら順番に積和演算が行われるように、例えばプログラム
などによって、係数メモリ５に記憶された係数のアドレ
スを発生させることにより（図８）、図７における場合
に比べ、さらに精度の高い積和演算を行うことができ
る。
【００６９】本装置において、積和演算を行う係数が、
例えば８１．５などである場合、８ビットの仮数部の浮
動小数点形式で８１．５である係数を表すと、 ０１０１０００１2×２0（＝８１） となり、精度が劣化する。しかしながら、この８１．５
の係数を８２／２および８１／２（８２／２＋８１／２
＝８１．５）に展開（分割）して表すと、 ０１０１００１０2×２-1（＝８２／２） および ０１０１０００１2×２-1（＝８１／２） となり、精度を劣化させずに８ビットの仮数部の浮動小
数点形式で表すことができる。従って、このように係数
を展開して係数メモリ５に記憶させることにより、精度
を劣化させずに積和演算を行うことができる。
例えば８１．５などである場合、８ビットの仮数部の浮
動小数点形式で８１．５である係数を表すと、 ０１０１０００１2×２0（＝８１） となり、精度が劣化する。しかしながら、この８１．５
の係数を８２／２および８１／２（８２／２＋８１／２
＝８１．５）に展開（分割）して表すと、 ０１０１００１０2×２-1（＝８２／２） および ０１０１０００１2×２-1（＝８１／２） となり、精度を劣化させずに８ビットの仮数部の浮動小
数点形式で表すことができる。従って、このように係数
を展開して係数メモリ５に記憶させることにより、精度
を劣化させずに積和演算を行うことができる。
【００７０】なお、本実施例においては、指数部間の差
分を０または１としたが、係数メモリ５に指数部間の差
分を記憶することのできるビット数を増やし、そのビッ
ト数の範囲でシフトダウンすることのできるシフタをシ
フタ８に代えて設けることにより任意の指数部間の差分
を有する係数に対しても、精度の高い積和演算を行うこ
とができる。
分を０または１としたが、係数メモリ５に指数部間の差
分を記憶することのできるビット数を増やし、そのビッ
ト数の範囲でシフトダウンすることのできるシフタをシ
フタ８に代えて設けることにより任意の指数部間の差分
を有する係数に対しても、精度の高い積和演算を行うこ
とができる。
【００７１】次に、図９は、本発明の積和演算装置を応
用したディジタルディジタルＬＰＦの第２実施例の構成
を示すブロック図である。このディジタルＬＰＦは、図
１の実施例と同様に、入力されたディジタル信号を２倍
オーバーサンプリングしたフィルタ出力を得ることがで
きる３８次の補間型ディジタルフィルタで、そのインパ
ルス応答は、図２に示すような波形になるように設計さ
れており、このＬＰＦの係数は、０次の係数Ｃ0に対し
て対称で、０次の係数Ｃ0（＝１）を除く偶数次の係数
Ｃ2，Ｃ4，Ｃ6，Ｃ8，Ｃ10，Ｃ12，Ｃ14，Ｃ16，Ｃ
18は、すべて０になっている。
用したディジタルディジタルＬＰＦの第２実施例の構成
を示すブロック図である。このディジタルＬＰＦは、図
１の実施例と同様に、入力されたディジタル信号を２倍
オーバーサンプリングしたフィルタ出力を得ることがで
きる３８次の補間型ディジタルフィルタで、そのインパ
ルス応答は、図２に示すような波形になるように設計さ
れており、このＬＰＦの係数は、０次の係数Ｃ0に対し
て対称で、０次の係数Ｃ0（＝１）を除く偶数次の係数
Ｃ2，Ｃ4，Ｃ6，Ｃ8，Ｃ10，Ｃ12，Ｃ14，Ｃ16，Ｃ
18は、すべて０になっている。
【００７２】レジスタ部２１のレジスタ２１1乃至２１
20は、レジスタ２１20から入力されるサンプリング周波
数ｆsでサンプリングされた時系列のデータを、周期１
／ｆsでラッチし、順次左側のレジスタへ出力する。加
算部２２の加算器２２1乃至２２1 0は、レジスタ部２１
にラッチされたデータＤ-1およびＤ1、データＤ-3およ
びＤ3、データＤ-5およびＤ5、データＤ-7およびＤ7、
データＤ-9およびＤ9、データＤ-11およびＤ11、データ
Ｄ-13およびＤ13、データＤ-15およびＤ15、データＤ-
17およびＤ17、データＤ-19およびＤ19を、それぞれ加
算する。
20は、レジスタ２１20から入力されるサンプリング周波
数ｆsでサンプリングされた時系列のデータを、周期１
／ｆsでラッチし、順次左側のレジスタへ出力する。加
算部２２の加算器２２1乃至２２1 0は、レジスタ部２１
にラッチされたデータＤ-1およびＤ1、データＤ-3およ
びＤ3、データＤ-5およびＤ5、データＤ-7およびＤ7、
データＤ-9およびＤ9、データＤ-11およびＤ11、データ
Ｄ-13およびＤ13、データＤ-15およびＤ15、データＤ-
17およびＤ17、データＤ-19およびＤ19を、それぞれ加
算する。
【００７３】乗算部２３の乗算器２３1乃至２３10は、
加算器２２1乃至２２10より出力された値に、図１の実
施例の場合と同じ係数の仮数部、即ち係数Ｃ1乃至Ｃ19
の仮数部（図３）をそれぞれ乗する。
加算器２２1乃至２２10より出力された値に、図１の実
施例の場合と同じ係数の仮数部、即ち係数Ｃ1乃至Ｃ19
の仮数部（図３）をそれぞれ乗する。
【００７４】シフタ部２５のシフタ２５1乃至２５6は、
加算部２４の加算器２４2乃至２４5，２４7，２４9より
出力された値を、それぞれ１ビットシフトダウンする。
加算部２４の加算器２４2乃至２４5，２４7，２４9より
出力された値を、それぞれ１ビットシフトダウンする。
【００７５】加算部２４の加算器２４9は、乗算器２３
10の出力と乗算器２３9の出力との和を計算する。加算
部２４の加算器２４8は、シフタ２５6の出力と乗算器２
３8の出力との和を計算する。加算部２４の加算器２４7
は、加算器２４8の出力と乗算器２３7の出力との和を計
算する。加算部２４の加算器２４6は、シフタ２５5の出
力と乗算器２３6の出力との和を計算する。加算部２４
の加算器２４5は、加算器２４6の出力と乗算器２３5の
出力との和を計算する。加算部２４の加算器２４4は、
シフタ２５4の出力と乗算器２３4の出力との和を計算す
る。加算部２４の加算器２４3は、シフタ２５3の出力と
乗算器２３3の出力との和を計算する。加算部２４の加
算器２４2は、シフタ２５2の出力と乗算器２３2の出力
との和を計算する。加算部２４の加算器２４1は、シフ
タ２５1の出力と乗算器２３1の出力との和を計算する。
10の出力と乗算器２３9の出力との和を計算する。加算
部２４の加算器２４8は、シフタ２５6の出力と乗算器２
３8の出力との和を計算する。加算部２４の加算器２４7
は、加算器２４8の出力と乗算器２３7の出力との和を計
算する。加算部２４の加算器２４6は、シフタ２５5の出
力と乗算器２３6の出力との和を計算する。加算部２４
の加算器２４5は、加算器２４6の出力と乗算器２３5の
出力との和を計算する。加算部２４の加算器２４4は、
シフタ２５4の出力と乗算器２３4の出力との和を計算す
る。加算部２４の加算器２４3は、シフタ２５3の出力と
乗算器２３3の出力との和を計算する。加算部２４の加
算器２４2は、シフタ２５2の出力と乗算器２３2の出力
との和を計算する。加算部２４の加算器２４1は、シフ
タ２５1の出力と乗算器２３1の出力との和を計算する。
【００７６】レジスタ２６は、レジスタ２１11に周期１
／ｆｓでラッチされるデータを、その半分の周期１／２
ｆsでラッチする。
／ｆｓでラッチされるデータを、その半分の周期１／２
ｆsでラッチする。
【００７７】図９のディジタルＬＰＦにおいて、２倍オ
ーバーサンプリングされたフィルタ出力の奇数サンプル
（ＯＤＤ）は、入力されたデータとサフィックスが奇数
の係数Ｃ1乃至Ｃ19との積和になるが、偶数サンプル
（ＥＶＥＮ）は、係数Ｃ2，Ｃ4，Ｃ6，Ｃ8，Ｃ10，
Ｃ12，Ｃ14，Ｃ16，Ｃ18が、すべて０になので、係数Ｃ
0と入力されたデータとの積になる。従って、係数Ｃ0は
１なので、偶数サンプルは、係数Ｃ0との積が計算され
る入力されたデータ（データＤ0）そのものになる。ま
た、周期ｆsで入力されているデータが２倍オーバーサ
ンプリングされるので、仮想的に、入力されているデー
タに０を補間したデータが、周期１／２ｆsで入力され
ているものとすると、フィルタ出力の奇数サンプルが出
力されるときに、係数Ｃ1との積が計算されたデータＤ1
が、時間１／２ｆsだけ経過すると、データＤ0に相当す
ることになる。
ーバーサンプリングされたフィルタ出力の奇数サンプル
（ＯＤＤ）は、入力されたデータとサフィックスが奇数
の係数Ｃ1乃至Ｃ19との積和になるが、偶数サンプル
（ＥＶＥＮ）は、係数Ｃ2，Ｃ4，Ｃ6，Ｃ8，Ｃ10，
Ｃ12，Ｃ14，Ｃ16，Ｃ18が、すべて０になので、係数Ｃ
0と入力されたデータとの積になる。従って、係数Ｃ0は
１なので、偶数サンプルは、係数Ｃ0との積が計算され
る入力されたデータ（データＤ0）そのものになる。ま
た、周期ｆsで入力されているデータが２倍オーバーサ
ンプリングされるので、仮想的に、入力されているデー
タに０を補間したデータが、周期１／２ｆsで入力され
ているものとすると、フィルタ出力の奇数サンプルが出
力されるときに、係数Ｃ1との積が計算されたデータＤ1
が、時間１／２ｆsだけ経過すると、データＤ0に相当す
ることになる。
【００７８】よって、周期１／ｆｓでレジスタ２１11に
ラッチされたデータＤ1を、レジスタ２６により周期１
／２ｆsでラッチすれば、２倍オーバーサンプリングし
たフィルタ出力の偶数サンプルが得られる。
ラッチされたデータＤ1を、レジスタ２６により周期１
／２ｆsでラッチすれば、２倍オーバーサンプリングし
たフィルタ出力の偶数サンプルが得られる。
【００７９】スイッチ２７は、１／２ｆs周期で切り換
わり、レジスタ２６にラッチされたデータＤ0（時間１
／２ｆsだけ経過したＤ1）または加算器２４1の出力
を、交互に、例えばＤ／Ａ変換器などに供給する。
わり、レジスタ２６にラッチされたデータＤ0（時間１
／２ｆsだけ経過したＤ1）または加算器２４1の出力
を、交互に、例えばＤ／Ａ変換器などに供給する。
【００８０】次に、その動作について説明する。加算器
２２1乃至２２10において、レジスタ部２１に周期１／
ｆsでラッチされたデータＤ-1およびＤ1、データＤ-3お
よびＤ3、データＤ-5およびＤ5、データＤ-7および
Ｄ7、データＤ-9およびＤ9、データＤ-11およびＤ11、
データＤ-13およびＤ13、データＤ-15およびＤ15、デー
タＤ- 17およびＤ17、データＤ-19およびＤ19が、それぞ
れ加算され、加算されたデータＤ-1＋Ｄ1，Ｄ-3＋Ｄ3，
Ｄ-5＋Ｄ5，Ｄ-7＋Ｄ7，Ｄ-9＋Ｄ9，Ｄ-11＋Ｄ11，Ｄ-1
3＋Ｄ13，Ｄ-15＋Ｄ15，Ｄ-17＋Ｄ17，Ｄ-19＋Ｄ19が、
それぞれ乗算器２３ 1乃至２３10に供給される。
２２1乃至２２10において、レジスタ部２１に周期１／
ｆsでラッチされたデータＤ-1およびＤ1、データＤ-3お
よびＤ3、データＤ-5およびＤ5、データＤ-7および
Ｄ7、データＤ-9およびＤ9、データＤ-11およびＤ11、
データＤ-13およびＤ13、データＤ-15およびＤ15、デー
タＤ- 17およびＤ17、データＤ-19およびＤ19が、それぞ
れ加算され、加算されたデータＤ-1＋Ｄ1，Ｄ-3＋Ｄ3，
Ｄ-5＋Ｄ5，Ｄ-7＋Ｄ7，Ｄ-9＋Ｄ9，Ｄ-11＋Ｄ11，Ｄ-1
3＋Ｄ13，Ｄ-15＋Ｄ15，Ｄ-17＋Ｄ17，Ｄ-19＋Ｄ19が、
それぞれ乗算器２３ 1乃至２３10に供給される。
【００８１】乗算器２３1乃至２３10において、データ
Ｄ-1＋Ｄ1と係数Ｃ1の仮数部との積、データＤ-3＋Ｄ3
と係数Ｃ3の仮数部との積、データＤ-5＋Ｄ5と係数Ｃ5
の仮数部との積、データＤ-7＋Ｄ7と係数Ｃ7の仮数部と
の積、データＤ-9＋Ｄ9と係数Ｃ9の仮数部との積、デー
タＤ-11＋Ｄ11と係数Ｃ11の仮数部との積、データＤ-1 3
＋Ｄ13と係数Ｃ13の仮数部との積、データＤ-15＋Ｄ15
と係数Ｃ15の仮数部との積、データＤ-17＋Ｄ17と係数
Ｃ17の仮数部との積、データＤ-19＋Ｄ19と係数Ｃ19の
仮数部との積が、それぞれ計算される。
Ｄ-1＋Ｄ1と係数Ｃ1の仮数部との積、データＤ-3＋Ｄ3
と係数Ｃ3の仮数部との積、データＤ-5＋Ｄ5と係数Ｃ5
の仮数部との積、データＤ-7＋Ｄ7と係数Ｃ7の仮数部と
の積、データＤ-9＋Ｄ9と係数Ｃ9の仮数部との積、デー
タＤ-11＋Ｄ11と係数Ｃ11の仮数部との積、データＤ-1 3
＋Ｄ13と係数Ｃ13の仮数部との積、データＤ-15＋Ｄ15
と係数Ｃ15の仮数部との積、データＤ-17＋Ｄ17と係数
Ｃ17の仮数部との積、データＤ-19＋Ｄ19と係数Ｃ19の
仮数部との積が、それぞれ計算される。
【００８２】ここで、乗算部２３において、加算部２２
より供給されたデータとの積が計算される係数の仮数部
は、図１の実施例の場合と同一のものである（図３）。
より供給されたデータとの積が計算される係数の仮数部
は、図１の実施例の場合と同一のものである（図３）。
【００８３】乗算器２３10でデータＤ-19＋Ｄ19との積
が計算された仮数部を有する係数Ｃ1 9の指数部間の差分
は０、即ち乗算器２３10でデータＤ-19＋Ｄ19との積が
計算された仮数部を有する係数Ｃ19の指数部と、乗算器
２３9でデータＤ-17＋Ｄ17との積が計算された仮数部を
有する係数Ｃ17の指数部との差分は０なので（図３）、
乗算器２３10により計算されるデータＤ-19＋Ｄ19と係
数Ｃ19の仮数部との積は、そのまま加算器２４9に供給
され、加算器２４9において、乗算器２３10より供給さ
れるデータＤ-19＋Ｄ19と係数Ｃ19の仮数部との積と乗
算器２３9より供給されるデータＤ-17＋Ｄ17と係数Ｃ17
の仮数部との積との和が計算され、シフタ２５6に出力
される。
が計算された仮数部を有する係数Ｃ1 9の指数部間の差分
は０、即ち乗算器２３10でデータＤ-19＋Ｄ19との積が
計算された仮数部を有する係数Ｃ19の指数部と、乗算器
２３9でデータＤ-17＋Ｄ17との積が計算された仮数部を
有する係数Ｃ17の指数部との差分は０なので（図３）、
乗算器２３10により計算されるデータＤ-19＋Ｄ19と係
数Ｃ19の仮数部との積は、そのまま加算器２４9に供給
され、加算器２４9において、乗算器２３10より供給さ
れるデータＤ-19＋Ｄ19と係数Ｃ19の仮数部との積と乗
算器２３9より供給されるデータＤ-17＋Ｄ17と係数Ｃ17
の仮数部との積との和が計算され、シフタ２５6に出力
される。
【００８４】乗算器２３9でデータＤ-17＋Ｄ17との積が
計算された仮数部を有する係数Ｃ17の指数部間の差分は
１、即ち乗算器２３9でデータＤ-17＋Ｄ17との積が計算
された仮数部を有する係数Ｃ17の指数部と、乗算器２３
8でデータＤ-15＋Ｄ15との積が計算された仮数部を有す
る係数Ｃ15の指数部との差分は１なので（図３）、シフ
タ２５6において、加算器２４9より出力された値は、１
ビットシフトダウンされ、加算器２４8に出力される。
加算器２４8において、シフタ２５6の出力と乗算器２３
8の出力との和が計算される。
計算された仮数部を有する係数Ｃ17の指数部間の差分は
１、即ち乗算器２３9でデータＤ-17＋Ｄ17との積が計算
された仮数部を有する係数Ｃ17の指数部と、乗算器２３
8でデータＤ-15＋Ｄ15との積が計算された仮数部を有す
る係数Ｃ15の指数部との差分は１なので（図３）、シフ
タ２５6において、加算器２４9より出力された値は、１
ビットシフトダウンされ、加算器２４8に出力される。
加算器２４8において、シフタ２５6の出力と乗算器２３
8の出力との和が計算される。
【００８５】乗算器２３8でデータＤ-15＋Ｄ15との積が
計算された仮数部を有する係数Ｃ15の指数部間の差分は
０なので（図３）、乗算器２３8の出力はそのまま加算
器２４7に供給され、加算器２４7において、加算器２４
8の出力と乗算器２３7の出力との和が計算される。
計算された仮数部を有する係数Ｃ15の指数部間の差分は
０なので（図３）、乗算器２３8の出力はそのまま加算
器２４7に供給され、加算器２４7において、加算器２４
8の出力と乗算器２３7の出力との和が計算される。
【００８６】以下同様にして、シフタ２５5において、
加算器２４7の出力が１ビットシフトダウンされ、加算
器２４6において、シフタ２５5の出力と乗算器２３6の
出力との和が計算され、加算器２４5において、加算器
２４6の出力と乗算器２３5の出力との和が計算され、シ
フタ２５4において、加算器２４5の出力が１ビットシフ
トダウンされ、加算器２４4において、シフタ２５4の出
力と乗算器２３4の出力との和が計算され、シフタ２５3
において、加算器２４4の出力が１ビットシフトダウン
され、加算器２４3において、シフタ２５3の出力と乗算
器２３3の出力との和が計算され、シフタ２５2におい
て、加算器２４3の出力が１ビットシフトダウンされ、
加算器２４2において、シフタ２５2の出力と乗算器２３
2の出力との和が計算され、シフタ２５1において、加算
器２４2の出力が１ビットシフトダウンされ、加算器２
４1において、シフタ２５1の出力と乗算器２３1の出力
との和が計算される。
加算器２４7の出力が１ビットシフトダウンされ、加算
器２４6において、シフタ２５5の出力と乗算器２３6の
出力との和が計算され、加算器２４5において、加算器
２４6の出力と乗算器２３5の出力との和が計算され、シ
フタ２５4において、加算器２４5の出力が１ビットシフ
トダウンされ、加算器２４4において、シフタ２５4の出
力と乗算器２３4の出力との和が計算され、シフタ２５3
において、加算器２４4の出力が１ビットシフトダウン
され、加算器２４3において、シフタ２５3の出力と乗算
器２３3の出力との和が計算され、シフタ２５2におい
て、加算器２４3の出力が１ビットシフトダウンされ、
加算器２４2において、シフタ２５2の出力と乗算器２３
2の出力との和が計算され、シフタ２５1において、加算
器２４2の出力が１ビットシフトダウンされ、加算器２
４1において、シフタ２５1の出力と乗算器２３1の出力
との和が計算される。
【００８７】このようにして、加算器２４1より、フィ
ルタ出力の奇数サンプルである積和演算結果Ｃ1（Ｄ-1
＋Ｄ1）＋Ｃ3（Ｄ-3＋Ｄ3）＋Ｃ5（Ｄ-5＋Ｄ5）＋Ｃ
7（Ｄ-7＋Ｄ7）＋Ｃ9（Ｄ-9＋Ｄ9）＋Ｃ11（Ｄ-11＋Ｄ
11）＋Ｃ13（Ｄ-13＋Ｄ13）＋Ｃ1 5（Ｄ-15＋Ｄ15）＋Ｃ
17（Ｄ-17＋Ｄ17）＋Ｃ19（Ｄ-19＋Ｄ19）が出力され
る。
ルタ出力の奇数サンプルである積和演算結果Ｃ1（Ｄ-1
＋Ｄ1）＋Ｃ3（Ｄ-3＋Ｄ3）＋Ｃ5（Ｄ-5＋Ｄ5）＋Ｃ
7（Ｄ-7＋Ｄ7）＋Ｃ9（Ｄ-9＋Ｄ9）＋Ｃ11（Ｄ-11＋Ｄ
11）＋Ｃ13（Ｄ-13＋Ｄ13）＋Ｃ1 5（Ｄ-15＋Ｄ15）＋Ｃ
17（Ｄ-17＋Ｄ17）＋Ｃ19（Ｄ-19＋Ｄ19）が出力され
る。
【００８８】さらに、レジスタ２６において、レジスタ
２１11に周期１／ｆｓでラッチされるデータが、周期１
／２ｆsでラッチされ、スイッチ２７において、レジス
タ２６にラッチされた値と、加算器２４1の出力とが、
周期１／ｆsで交互に、選択され、２倍オーバーサンプ
リングしたフィルタ出力を得ることができる。
２１11に周期１／ｆｓでラッチされるデータが、周期１
／２ｆsでラッチされ、スイッチ２７において、レジス
タ２６にラッチされた値と、加算器２４1の出力とが、
周期１／ｆsで交互に、選択され、２倍オーバーサンプ
リングしたフィルタ出力を得ることができる。
【００８９】次に、図１０は、本発明の積和演算装置を
応用したディジタルＬＰＦの第３実施例の構成を示すブ
ロック図である。このディジタルＬＰＦは、図１および
図９の実施例と同様に、入力されたディジタル信号を２
倍オーバーサンプリングしたフィルタ出力を得ることが
できる３８次の補間型ディジタルフィルタで、そのイン
パルス応答は、図２に示すような波形になるように設計
されている。
応用したディジタルＬＰＦの第３実施例の構成を示すブ
ロック図である。このディジタルＬＰＦは、図１および
図９の実施例と同様に、入力されたディジタル信号を２
倍オーバーサンプリングしたフィルタ出力を得ることが
できる３８次の補間型ディジタルフィルタで、そのイン
パルス応答は、図２に示すような波形になるように設計
されている。
【００９０】インターフェース（Ｉ／Ｏ）３１は、外部
とのデータの入出力を制御する。データメモリ３２は、
インターフェース３１よりデータバス４１を介して出力
されたデータＤnを記憶する。係数メモリ３３は、図１
の実施例の場合と同様に、フィルタ係数Ｃnの仮数部と
指数部間の差分とを記憶している（図３）。
とのデータの入出力を制御する。データメモリ３２は、
インターフェース３１よりデータバス４１を介して出力
されたデータＤnを記憶する。係数メモリ３３は、図１
の実施例の場合と同様に、フィルタ係数Ｃnの仮数部と
指数部間の差分とを記憶している（図３）。
【００９１】レジスタ３４（変数ＡＲｅｇ）は、ＡＬＵ
３６の出力をラッチする。レジスタ３５（変数ＢＲｅ
ｇ）は、データメモリ３２に記憶されたデータＤnをラ
ッチする。レジスタ３７（変数ｘＲｅｇ）は、レジスタ
３５にラッチされたデータをデータバス４１を介してラ
ッチする。レジスタ４０（変数ｙＲｅｇ）は、係数メモ
リ３３に記憶された係数Ｃnの仮数部をラッチする。乗
算器（ＭＰＹ）３８は、レジスタ３７によりラッチされ
たデータとレジスタ３８によりラッチされたデータとの
積を計算する。レジスタ３９（変数ｐＲｅｇ）は、乗算
器３８より出力されるレジスタ３７によりラッチされた
データとレジスタ３８によりラッチされたデータとの積
をラッチする。
３６の出力をラッチする。レジスタ３５（変数ＢＲｅ
ｇ）は、データメモリ３２に記憶されたデータＤnをラ
ッチする。レジスタ３７（変数ｘＲｅｇ）は、レジスタ
３５にラッチされたデータをデータバス４１を介してラ
ッチする。レジスタ４０（変数ｙＲｅｇ）は、係数メモ
リ３３に記憶された係数Ｃnの仮数部をラッチする。乗
算器（ＭＰＹ）３８は、レジスタ３７によりラッチされ
たデータとレジスタ３８によりラッチされたデータとの
積を計算する。レジスタ３９（変数ｐＲｅｇ）は、乗算
器３８より出力されるレジスタ３７によりラッチされた
データとレジスタ３８によりラッチされたデータとの積
をラッチする。
【００９２】ＡＬＵ３６は、入力されたデータの加算、
１ビットシフトを行う。さらに、ＡＬＵ３６は、レジス
タ３４，３５，３７，３９，４０を初期化（クリア）す
るために０を出力する。
１ビットシフトを行う。さらに、ＡＬＵ３６は、レジス
タ３４，３５，３７，３９，４０を初期化（クリア）す
るために０を出力する。
【００９３】次に、図１１のフローチャートを参照し
て、その動作について説明する。まず最初に、ステップ
Ｓ１において、インターフェース（Ｉ／Ｏ）３１より１
フレーム分のデータＤ-19，Ｄ-17，Ｄ-15，Ｄ-13，Ｄ
-11，Ｄ-9，Ｄ-7，Ｄ-5，Ｄ-3，Ｄ-1，Ｄ1，Ｄ3，Ｄ5，
Ｄ7，Ｄ9，Ｄ11，Ｄ13，Ｄ15，Ｄ17，Ｄ19が、取り込ま
れ、データバス４１を介してデータメモリ３２に記憶さ
れる。さらに、ステップＳ１において、レジスタ３４
（変数ＡＲｅｇ）がＡＬＵ３６より出力される０にクリ
アされ（ＡＲｅｇ＝０）、フィルタ係数のサフィックス
に相当する変数ｎが、このＬＰＦの次数の１／２、即ち
１９にセットされ（ｎ＝１９）、ステップＳ２に進む。
て、その動作について説明する。まず最初に、ステップ
Ｓ１において、インターフェース（Ｉ／Ｏ）３１より１
フレーム分のデータＤ-19，Ｄ-17，Ｄ-15，Ｄ-13，Ｄ
-11，Ｄ-9，Ｄ-7，Ｄ-5，Ｄ-3，Ｄ-1，Ｄ1，Ｄ3，Ｄ5，
Ｄ7，Ｄ9，Ｄ11，Ｄ13，Ｄ15，Ｄ17，Ｄ19が、取り込ま
れ、データバス４１を介してデータメモリ３２に記憶さ
れる。さらに、ステップＳ１において、レジスタ３４
（変数ＡＲｅｇ）がＡＬＵ３６より出力される０にクリ
アされ（ＡＲｅｇ＝０）、フィルタ係数のサフィックス
に相当する変数ｎが、このＬＰＦの次数の１／２、即ち
１９にセットされ（ｎ＝１９）、ステップＳ２に進む。
【００９４】ステップＳ２において、レジスタ３５（変
数ＢＲｅｇ）によりデータＤ-nがラッチされた後、ステ
ップＳ３に進む。ステップＳ３において、ＡＬＵ３６に
よりレジスタ３５（変数ＢＲｅｇ）にラッチされたデー
タＤ-nと、データメモリ３２に記憶されたデータＤnと
の和（Ｄ-n＋Ｄn）が計算され、その和がレジスタ３５
（変数ＢＲｅｇ）にラッチされ、ステップＳ４に進み、
レジスタ３５にラッチされたデータＤ-n＋Ｄnが、レジ
スタ３７（変数ｘＲｅｇ）にラッチされるとともに、係
数メモリ３２に記憶された係数Ｃnの仮数部がレジスタ
４０（変数ｙＲｅｇ）にラッチされる。
数ＢＲｅｇ）によりデータＤ-nがラッチされた後、ステ
ップＳ３に進む。ステップＳ３において、ＡＬＵ３６に
よりレジスタ３５（変数ＢＲｅｇ）にラッチされたデー
タＤ-nと、データメモリ３２に記憶されたデータＤnと
の和（Ｄ-n＋Ｄn）が計算され、その和がレジスタ３５
（変数ＢＲｅｇ）にラッチされ、ステップＳ４に進み、
レジスタ３５にラッチされたデータＤ-n＋Ｄnが、レジ
スタ３７（変数ｘＲｅｇ）にラッチされるとともに、係
数メモリ３２に記憶された係数Ｃnの仮数部がレジスタ
４０（変数ｙＲｅｇ）にラッチされる。
【００９５】ステップＳ５において、レジスタ３７（変
数ｘＲｅｇ）にラッチされたデータＤ-n＋Ｄnと、レジ
スタ４０（変数ｙＲｅｇ）にラッチされた係数Ｃnの仮
数部との積（係数Ｃnの仮数部×（Ｄ-n＋Ｄn））が、乗
算器３８により計算され、レジスタ３９（変数ｐＲｅ
ｇ）にラッチされる。
数ｘＲｅｇ）にラッチされたデータＤ-n＋Ｄnと、レジ
スタ４０（変数ｙＲｅｇ）にラッチされた係数Ｃnの仮
数部との積（係数Ｃnの仮数部×（Ｄ-n＋Ｄn））が、乗
算器３８により計算され、レジスタ３９（変数ｐＲｅ
ｇ）にラッチされる。
【００９６】ステップＳ６において、レジスタ３９（変
数ｐＲｅｇ）にラッチされたデータ（係数Ｃnの仮数部
×（Ｄ-n＋Ｄn））と、レジスタ３４（変数ＡＲｅｇ）
にラッチされたデータと和が、ＡＬＵ３６により計算さ
れ、再びレジスタ（変数ＡＲｅｇ）にラッチされる。即
ち、ステップＳ６において、レジスタ３９（変数ｐＲｅ
ｇ）にラッチされたデータ（係数Ｃn×（Ｄ-n＋Ｄn））
の累積加算値がレジスタ３４（変数ＡＲｅｇ）にラッチ
される。
数ｐＲｅｇ）にラッチされたデータ（係数Ｃnの仮数部
×（Ｄ-n＋Ｄn））と、レジスタ３４（変数ＡＲｅｇ）
にラッチされたデータと和が、ＡＬＵ３６により計算さ
れ、再びレジスタ（変数ＡＲｅｇ）にラッチされる。即
ち、ステップＳ６において、レジスタ３９（変数ｐＲｅ
ｇ）にラッチされたデータ（係数Ｃn×（Ｄ-n＋Ｄn））
の累積加算値がレジスタ３４（変数ＡＲｅｇ）にラッチ
される。
【００９７】ステップＳ６において、レジスタ３９（変
数ｐＲｅｇ）にラッチされたデータ（係数Ｃn×（Ｄ-n
＋Ｄn））の累積加算値がレジスタ３４（変数ＡＲｅ
ｇ）にラッチされた後、ステップＳ７において、ステッ
プＳ４でレジスタ４０（変数ｙＲｅｇ）にラッチされた
仮数部を有する係数Ｃnの指数部の差分（図３）が、１
であるか否かが判定される。ステップＳ７において、レ
ジスタ４０（変数ｙＲｅｇ）にラッチされた仮数部を有
する係数Ｃnの指数部の差分（図３）が、１でないと判
定された場合、即ち０であると判定された場合、ステッ
プＳ８をスキップしてステップＳ９に進む。
数ｐＲｅｇ）にラッチされたデータ（係数Ｃn×（Ｄ-n
＋Ｄn））の累積加算値がレジスタ３４（変数ＡＲｅ
ｇ）にラッチされた後、ステップＳ７において、ステッ
プＳ４でレジスタ４０（変数ｙＲｅｇ）にラッチされた
仮数部を有する係数Ｃnの指数部の差分（図３）が、１
であるか否かが判定される。ステップＳ７において、レ
ジスタ４０（変数ｙＲｅｇ）にラッチされた仮数部を有
する係数Ｃnの指数部の差分（図３）が、１でないと判
定された場合、即ち０であると判定された場合、ステッ
プＳ８をスキップしてステップＳ９に進む。
【００９８】ステップＳ７において、レジスタ４０（変
数ｙＲｅｇ）にラッチされた仮数部を有する係数Ｃnの
指数部の差分（図３）が、１であると判定された場合、
ステップＳ８に進み、レジスタ３４（変数ＡＲｅｇ）に
ラッチされたデータ（係数Ｃn×（Ｄ-n＋Ｄn））の累積
加算値に１／２が乗される、即ちレジスタ３４（変数Ａ
Ｒｅｇ）にラッチされたデータ（係数Ｃn×（Ｄ-n＋
Ｄn））の累積加算値が、ステップＳ６で、次に累積加
算されるデータ（係数Ｃn-2 ×（Ｄ-(n-2)＋Ｄn-2））
との桁合わせをするために、１ビットシフトダウンさ
れ、ステップＳ９に進む。
数ｙＲｅｇ）にラッチされた仮数部を有する係数Ｃnの
指数部の差分（図３）が、１であると判定された場合、
ステップＳ８に進み、レジスタ３４（変数ＡＲｅｇ）に
ラッチされたデータ（係数Ｃn×（Ｄ-n＋Ｄn））の累積
加算値に１／２が乗される、即ちレジスタ３４（変数Ａ
Ｒｅｇ）にラッチされたデータ（係数Ｃn×（Ｄ-n＋
Ｄn））の累積加算値が、ステップＳ６で、次に累積加
算されるデータ（係数Ｃn-2 ×（Ｄ-(n-2)＋Ｄn-2））
との桁合わせをするために、１ビットシフトダウンさ
れ、ステップＳ９に進む。
【００９９】ステップＳ９において、変数ｎが２だけデ
クリメントされ、ステップＳ１０に進み、変数ｎが負で
あるか否かが判定される。ステップＳ１０において、変
数ｎが負でないと判定された場合、即ち１フレームのデ
ータの積和演算が終了していない場合、ステップＳ２に
戻り、ステップＳ１０において、変数ｎが負であると判
定されるまで、ステップＳ２乃至Ｓ１０の処理を繰り返
す。
クリメントされ、ステップＳ１０に進み、変数ｎが負で
あるか否かが判定される。ステップＳ１０において、変
数ｎが負でないと判定された場合、即ち１フレームのデ
ータの積和演算が終了していない場合、ステップＳ２に
戻り、ステップＳ１０において、変数ｎが負であると判
定されるまで、ステップＳ２乃至Ｓ１０の処理を繰り返
す。
【０１００】ステップＳ１０において、変数ｎが負であ
ると判定された場合、即ち１フレームのデータの積和演
算が終了した場合、ステップＳ１１に進み、フィルタ出
力の偶数サンプル（ＥＶＥＮ出力）にはデータＤ1が、
フィルタ出力の奇数サンプル（ＯＤＤ出力）にはレジス
タ３４（変数ＡＲｅｇ）にラッチされた累積加算値が、
インターフェース３１に供給される。
ると判定された場合、即ち１フレームのデータの積和演
算が終了した場合、ステップＳ１１に進み、フィルタ出
力の偶数サンプル（ＥＶＥＮ出力）にはデータＤ1が、
フィルタ出力の奇数サンプル（ＯＤＤ出力）にはレジス
タ３４（変数ＡＲｅｇ）にラッチされた累積加算値が、
インターフェース３１に供給される。
【０１０１】なお、図１１のフローチャートは、１フレ
ームのデータのフィルタ出力に関するもので、以上説明
した処理Ｓ１乃至Ｓ１１は、インターフェース３１に入
力されるデータがなくなるまで繰り返される。
ームのデータのフィルタ出力に関するもので、以上説明
した処理Ｓ１乃至Ｓ１１は、インターフェース３１に入
力されるデータがなくなるまで繰り返される。
【０１０２】以上、本発明の積和演算装置をディジタル
ＬＰＦに応用した場合について説明したが、本発明の積
和演算装置、並びに積和演算方法は、一般的なディジタ
ルフィルタ、ディジタルイコライザおよびＤＳＰ（ディ
ジタルシグナルプロセッサ）、並びにＤＣＴ（離散コサ
イン変換）、ＦＦＴ（ファーストフーリエ変換）などに
応用することができる。
ＬＰＦに応用した場合について説明したが、本発明の積
和演算装置、並びに積和演算方法は、一般的なディジタ
ルフィルタ、ディジタルイコライザおよびＤＳＰ（ディ
ジタルシグナルプロセッサ）、並びにＤＣＴ（離散コサ
イン変換）、ＦＦＴ（ファーストフーリエ変換）などに
応用することができる。
【０１０３】
【発明の効果】請求項１に記載の積和演算装置によれ
ば、データ記憶手段にデータを記憶し、係数記憶手段に
係数を記憶し、係数記憶手段に記憶された係数の指数部
の大きさに対応した順番で、データ記憶手段に記憶され
たデータと係数記憶手段に記憶された係数との積を累積
加算する。従って、指数部の大きい係数と指数部の小さ
い係数が混在している場合でも、精度の高い累積加算を
することができる。
ば、データ記憶手段にデータを記憶し、係数記憶手段に
係数を記憶し、係数記憶手段に記憶された係数の指数部
の大きさに対応した順番で、データ記憶手段に記憶され
たデータと係数記憶手段に記憶された係数との積を累積
加算する。従って、指数部の大きい係数と指数部の小さ
い係数が混在している場合でも、精度の高い累積加算を
することができる。
【０１０４】請求項２に記載の積和演算装置によれば、
累積加算手段は、係数記憶手段に記憶された係数の指数
部の小さい順に、データ記憶手段に記憶されたデータと
係数記憶手段に記憶された係数との積を累積加算する。
従って、指数部の小さい、即ち絶対値の小さい係数に生
ずる丸め誤差を低減することができる。
累積加算手段は、係数記憶手段に記憶された係数の指数
部の小さい順に、データ記憶手段に記憶されたデータと
係数記憶手段に記憶された係数との積を累積加算する。
従って、指数部の小さい、即ち絶対値の小さい係数に生
ずる丸め誤差を低減することができる。
【０１０５】請求項３に記載の積和演算装置によれば、
係数の指数部の小さい順に係数記憶手段に記憶された係
数を読み出す。従って、最初に、指数部の小さい係数に
対する累積加算が行われるので、指数部の小さい、即ち
絶対値の小さい係数に生ずる丸め誤差を低減することが
できる。
係数の指数部の小さい順に係数記憶手段に記憶された係
数を読み出す。従って、最初に、指数部の小さい係数に
対する累積加算が行われるので、指数部の小さい、即ち
絶対値の小さい係数に生ずる丸め誤差を低減することが
できる。
【０１０６】請求項４に記載の積和演算装置によれば、
係数記憶手段に係数が記憶された順番に対応して、デー
タ記憶手段に記憶されたデータを読み出す。従って、所
望する係数とデータとの積の累積加算を行うことができ
る。
係数記憶手段に係数が記憶された順番に対応して、デー
タ記憶手段に記憶されたデータを読み出す。従って、所
望する係数とデータとの積の累積加算を行うことができ
る。
【０１０７】請求項５に記載の積和演算装置によれば、
累積加算手段は係数記憶手段に記憶された係数の指数部
間の差分が単調増加する順番で、データ記憶手段に記憶
されたデータと係数記憶手段に記憶された係数との積を
計算し、累積加算する。従って、係数の絶対値が、ほぼ
大きくなっていく順番で、係数とデータとの積が累積加
算されるので、絶対値の小さい係数の桁落ちが防止され
る。
累積加算手段は係数記憶手段に記憶された係数の指数部
間の差分が単調増加する順番で、データ記憶手段に記憶
されたデータと係数記憶手段に記憶された係数との積を
計算し、累積加算する。従って、係数の絶対値が、ほぼ
大きくなっていく順番で、係数とデータとの積が累積加
算されるので、絶対値の小さい係数の桁落ちが防止され
る。
【０１０８】請求項６に記載の積和演算装置によれば、
累積加算手段は係数記憶手段に記憶された係数の指数部
の間差分が０または１になる順番で、データ記憶手段に
記憶されたデータと係数記憶手段に記憶された係数との
積を計算する。従って、係数の絶対値が大きく変化しな
い順番で、係数とデータとの積が累積加算されるので、
絶対値の小さい係数の桁落ちが防止される。
累積加算手段は係数記憶手段に記憶された係数の指数部
の間差分が０または１になる順番で、データ記憶手段に
記憶されたデータと係数記憶手段に記憶された係数との
積を計算する。従って、係数の絶対値が大きく変化しな
い順番で、係数とデータとの積が累積加算されるので、
絶対値の小さい係数の桁落ちが防止される。
【０１０９】請求項７に記載の積和演算装置によれば、
累積加算手段は係数記憶手段に記憶された係数の指数部
の大きさに対応して、係数を任意の項数よりなる和の形
に展開し、データ記憶手段に記憶されたデータとの積を
計算する。従って、和の形に展開された係数の絶対値は
小さくなり、係数の絶対値の最大値と最小値と差が小さ
くなるので、係数の桁落ちが防止される。
累積加算手段は係数記憶手段に記憶された係数の指数部
の大きさに対応して、係数を任意の項数よりなる和の形
に展開し、データ記憶手段に記憶されたデータとの積を
計算する。従って、和の形に展開された係数の絶対値は
小さくなり、係数の絶対値の最大値と最小値と差が小さ
くなるので、係数の桁落ちが防止される。
【０１１０】請求項８に記載の積和演算装置によれば、
係数記憶手段に記憶された係数の指数部間の差分に対応
して、累積加算手段により累積加算された積をシフトす
る。従って、指数部の値の異なる係数から計算された積
の桁を合わせることができる。
係数記憶手段に記憶された係数の指数部間の差分に対応
して、累積加算手段により累積加算された積をシフトす
る。従って、指数部の値の異なる係数から計算された積
の桁を合わせることができる。
【０１１１】請求項９に記載の積和演算装置によれば、
係数記憶手段は係数の指数部間の差分を記憶する。従っ
て、係数の指数部を記憶する場合に比べ、係数記憶手段
の記憶容量を節約することができる。
係数記憶手段は係数の指数部間の差分を記憶する。従っ
て、係数の指数部を記憶する場合に比べ、係数記憶手段
の記憶容量を節約することができる。
【０１１２】請求項１０に記載の積和演算方法によれ
ば、データを記憶し、係数を記憶し、係数の指数部の大
きさに対応した順番で、データと係数との積を計算し、
累積加算する。従って、従って、指数部の大きい係数と
指数部の小さい係数が混在している場合でも、精度の高
い累積加算をすることができる。
ば、データを記憶し、係数を記憶し、係数の指数部の大
きさに対応した順番で、データと係数との積を計算し、
累積加算する。従って、従って、指数部の大きい係数と
指数部の小さい係数が混在している場合でも、精度の高
い累積加算をすることができる。
【０１１３】請求項１１に記載の積和演算装置によれ
ば、データを記憶し、記憶されたデータと浮動小数点形
式で表した係数の仮数部との積を計算し、計算された積
を累積加算し、係数の指数部間の差分に対応して累積加
算した積をビットシフトする。従って、指数部の値の異
なる係数から計算された積の桁を合わせる場合の桁落ち
を最小限に抑えることができる。
ば、データを記憶し、記憶されたデータと浮動小数点形
式で表した係数の仮数部との積を計算し、計算された積
を累積加算し、係数の指数部間の差分に対応して累積加
算した積をビットシフトする。従って、指数部の値の異
なる係数から計算された積の桁を合わせる場合の桁落ち
を最小限に抑えることができる。
【図１】本発明の積和演算装置を応用したディジタルロ
ーパスフィルタ（ＬＰＦ）の一実施例の構成を示すブロ
ック図である。
ーパスフィルタ（ＬＰＦ）の一実施例の構成を示すブロ
ック図である。
【図２】図１、図９および図１０の実施例のディジタル
ＬＰＦのインパルス応答を示す図である。
ＬＰＦのインパルス応答を示す図である。
【図３】図１の係数メモリ５および図１０の係数メモリ
３２に記憶される係数の仮数部および係数の指数部間の
差分を示す図である。
３２に記憶される係数の仮数部および係数の指数部間の
差分を示す図である。
【図４】図１のＸＯＲ回路１１の入力値と出力値との関
係を説明する図である。
係を説明する図である。
【図５】図１の実施例の動作を説明するタイミングチャ
ートである。
ートである。
【図６】図１の係数メモリ５に記憶される係数の仮数部
および係数の指数部間の差分を示す図である。
および係数の指数部間の差分を示す図である。
【図７】係数の指数部が単調増加するように、係数の仮
数部を調整することを説明する図である。
数部を調整することを説明する図である。
【図８】係数の指数部が小さい順に、データとの積和が
計算されることを説明する図である。
計算されることを説明する図である。
【図９】本発明の積和演算装置を応用したディジタルＬ
ＰＦの第２実施例の構成を示すブロック図である。
ＰＦの第２実施例の構成を示すブロック図である。
【図１０】本発明の積和演算装置を応用したディジタル
ＬＰＦの第３実施例の構成を示すブロック図である。
ＬＰＦの第３実施例の構成を示すブロック図である。
【図１１】図１１の実施例の動作を説明するフローチャ
ートである。
ートである。
１ データメモリ ２ ラッチ回路 ３ 加算器 ４ 乗算器 ５ 係数メモリ ６ 累積加算器 ７ アキュームレータ（ＡＣＣ） ８ シフタ ９ 出力フリップフロップ（出力ＦＦ） １０ ダウンカウンタ １１ ＸＯＲ回路 １２ ベースカウンタ １３ 加算器 １４ スイッチ ２１ レジスタ部 ２１1乃至２１20 レジスタ ２２ 加算部 ２２1乃至２２10 加算器 ２３ 乗算部 ２３1乃至２３10 乗算器 ２４ 加算部 ２４1乃至２４9 加算器 ２５ シフタ部 ２５1乃至２５6 シフタ ２６ レジスタ ２７ スイッチ ３１ インターフェース（Ｉ／Ｏ） ３２ データメモリ ３３ 係数メモリ ３４，３５ レジスタ ３６ ＡＬＵ ３７ レジスタ ３８ 乗算器 ３９，４０ レジスタ ４１ データバス
【手続補正書】
【提出日】平成４年２月１７日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】請求項５
【補正方法】変更
【補正内容】
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００１２
【補正方法】変更
【補正内容】
【００１２】 請求項５に記載の積和演算装置は、乗算
器４、累積加算器６、およびＡＣＣ７は係数メモリ５に
記憶された係数の指数部が単調増加する順番で、データ
メモリ１に記憶されたデータと係数メモリ５に記憶され
た係数との積を計算し、累積加算することを特徴とす
る。
器４、累積加算器６、およびＡＣＣ７は係数メモリ５に
記憶された係数の指数部が単調増加する順番で、データ
メモリ１に記憶されたデータと係数メモリ５に記憶され
た係数との積を計算し、累積加算することを特徴とす
る。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００３３
【補正方法】変更
【補正内容】
【００３３】 ここで、このディジタルＬＰＦは、入力
されたディジタル信号を２倍オーバーサンプリングした
（入力されたディジタル信号のサンプリング周波数ｆs
の２倍の周波数２ｆsの）フィルタ出力を得る３９次の
補間型ディジタルフィルタで、そのインパルス応答は、
図２に示すような波形になるように設計されている。図
２に示したインパルス応答からわかるように、このＬＰ
Ｆの係数は、その次数が高くなるほど係数の絶対値が小
さくなる傾向があり、０次の係数Ｃ0に対して対称で、
また、補間型なので、０次の係数Ｃ0（＝１）を除く偶
数次の係数Ｃ2，Ｃ4，Ｃ6，Ｃ8，Ｃ10，Ｃ12，Ｃ14，Ｃ
16，Ｃ18は、すべて０になる。また、奇数次の係数は、 Ｃ1＝０．６３２８ Ｃ3＝−０．２０３１ Ｃ5＝０．１１５２ Ｃ7＝−０．０７５２０ Ｃ9＝０．０５０７８ Ｃ11＝−０．０３５１６ Ｃ13＝０．０２３９３ Ｃ15＝−０．０１５８７ Ｃ17＝０．００９８８８ Ｃ19＝−０．００８０５７ となっている。このように、本実施例の場合において
は、０次を除く偶数次の係数Ｃ2乃至Ｃ18（Ｃ2，Ｃ4，
Ｃ6，Ｃ8，Ｃ10，Ｃ12，Ｃ14，Ｃ16，Ｃ18）が、０にな
るので、係数の指数部間の差分は、偶数次の係数Ｃ2乃
至Ｃ18を除いた奇数次の係数Ｃ1乃至Ｃ19（Ｃ1，Ｃ3，
Ｃ5，Ｃ7，Ｃ9，Ｃ11，Ｃ13，Ｃ15，Ｃ17，Ｃ19）にお
ける差分、即ち係数Ｃ2q+1およびＣ2q-1の指数部間の差
分を用いる。従って、係数Ｃ2q+1の指数部間の差分は、
係数Ｃ2q+1およびＣ2q-1の指数部間の差分とする。但
し、ｑは自然数である。
されたディジタル信号を２倍オーバーサンプリングした
（入力されたディジタル信号のサンプリング周波数ｆs
の２倍の周波数２ｆsの）フィルタ出力を得る３９次の
補間型ディジタルフィルタで、そのインパルス応答は、
図２に示すような波形になるように設計されている。図
２に示したインパルス応答からわかるように、このＬＰ
Ｆの係数は、その次数が高くなるほど係数の絶対値が小
さくなる傾向があり、０次の係数Ｃ0に対して対称で、
また、補間型なので、０次の係数Ｃ0（＝１）を除く偶
数次の係数Ｃ2，Ｃ4，Ｃ6，Ｃ8，Ｃ10，Ｃ12，Ｃ14，Ｃ
16，Ｃ18は、すべて０になる。また、奇数次の係数は、 Ｃ1＝０．６３２８ Ｃ3＝−０．２０３１ Ｃ5＝０．１１５２ Ｃ7＝−０．０７５２０ Ｃ9＝０．０５０７８ Ｃ11＝−０．０３５１６ Ｃ13＝０．０２３９３ Ｃ15＝−０．０１５８７ Ｃ17＝０．００９８８８ Ｃ19＝−０．００８０５７ となっている。このように、本実施例の場合において
は、０次を除く偶数次の係数Ｃ2乃至Ｃ18（Ｃ2，Ｃ4，
Ｃ6，Ｃ8，Ｃ10，Ｃ12，Ｃ14，Ｃ16，Ｃ18）が、０にな
るので、係数の指数部間の差分は、偶数次の係数Ｃ2乃
至Ｃ18を除いた奇数次の係数Ｃ1乃至Ｃ19（Ｃ1，Ｃ3，
Ｃ5，Ｃ7，Ｃ9，Ｃ11，Ｃ13，Ｃ15，Ｃ17，Ｃ19）にお
ける差分、即ち係数Ｃ2q+1およびＣ2q-1の指数部間の差
分を用いる。従って、係数Ｃ2q+1の指数部間の差分は、
係数Ｃ2q+1およびＣ2q-1の指数部間の差分とする。但
し、ｑは自然数である。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００７１
【補正方法】変更
【補正内容】
【００７１】 次に、図９は、本発明の積和演算装置を
応用したディジタルＬＰＦの第２実施例の構成を示すブ
ロック図である。このディジタルＬＰＦは、図１の実施
例と同様に、入力されたディジタル信号を２倍オーバー
サンプリングしたフィルタ出力を得ることができる３９
次の補間型ディジタルフィルタで、そのインパルス応答
は、図２に示すような波形になるように設計されてお
り、このＬＰＦの係数は、０次の係数Ｃ0に対して対称
で、０次の係数Ｃ0（＝１）を除く偶数次の係数Ｃ2，Ｃ
4，Ｃ6，Ｃ8，Ｃ10，Ｃ12，Ｃ14，Ｃ16，Ｃ18は、すべ
て０になっている。
応用したディジタルＬＰＦの第２実施例の構成を示すブ
ロック図である。このディジタルＬＰＦは、図１の実施
例と同様に、入力されたディジタル信号を２倍オーバー
サンプリングしたフィルタ出力を得ることができる３９
次の補間型ディジタルフィルタで、そのインパルス応答
は、図２に示すような波形になるように設計されてお
り、このＬＰＦの係数は、０次の係数Ｃ0に対して対称
で、０次の係数Ｃ0（＝１）を除く偶数次の係数Ｃ2，Ｃ
4，Ｃ6，Ｃ8，Ｃ10，Ｃ12，Ｃ14，Ｃ16，Ｃ18は、すべ
て０になっている。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００８９
【補正方法】変更
【補正内容】
【００８９】 次に、図１０は、本発明の積和演算装置
を応用したディジタルＬＰＦの第３実施例の構成を示す
ブロック図である。このディジタルＬＰＦは、図１およ
び図９の実施例と同様に、入力されたディジタル信号を
２倍オーバーサンプリングしたフィルタ出力を得ること
ができる３９次の補間型ディジタルフィルタで、そのイ
ンパルス応答は、図２に示すような波形になるように設
計されている。
を応用したディジタルＬＰＦの第３実施例の構成を示す
ブロック図である。このディジタルＬＰＦは、図１およ
び図９の実施例と同様に、入力されたディジタル信号を
２倍オーバーサンプリングしたフィルタ出力を得ること
ができる３９次の補間型ディジタルフィルタで、そのイ
ンパルス応答は、図２に示すような波形になるように設
計されている。
【手続補正６】
【補正対象書類名】図面
【補正対象項目名】図１
【補正方法】変更
【補正内容】
【図１】
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｇ０６Ｆ 15/347 Ｍ 6798−5Ｌ
Claims (11)
- 【請求項１】 データを記憶するデータ記憶手段と、 係数を記憶する係数記憶手段と、 前記係数記憶手段に記憶された係数の指数部の大きさに
対応した順番で、前記データ記憶手段に記憶されたデー
タと前記係数記憶手段に記憶された係数との積を計算
し、累積加算する累積加算手段とを備えることを特徴と
する積和演算装置。 - 【請求項２】 前記累積加算手段は、前記係数記憶手段
に記憶された係数の指数部の小さい順に、前記データ記
憶手段に記憶されたデータと前記係数記憶手段に記憶さ
れた係数との積を計算し、累積加算することを特徴とす
る請求項１に記載の積和演算装置。 - 【請求項３】 前記係数の指数部の小さい順に前記係数
記憶手段に記憶された係数を読み出す係数読出し手段を
さらに備えることを特徴とする請求項２に記載の積和演
算装置。 - 【請求項４】 前記係数読出し手段により前記係数記憶
手段に記憶された係数が読み出された順番に対応して、
前記データ記憶手段に記憶されたデータを読み出すデー
タ読出し手段をさらに備えることを特徴とする請求項３
に記載の積和演算装置。 - 【請求項５】 前記累積加算手段は前記係数記憶手段に
記憶された係数の指数部間の差分が単調増加する順番
で、前記データ記憶手段に記憶されたデータと前記係数
記憶手段に記憶された係数との積を計算し、累積加算す
ることを特徴とする請求項１に記載の積和演算装置。 - 【請求項６】 前記累積加算手段は前記係数記憶手段に
記憶された係数の指数部間の差分が０または１になる順
番で、前記データ記憶手段に記憶されたデータと前記係
数記憶手段に記憶された係数との積を計算し、累積加算
することを特徴とする請求項５に記載の積和演算装置。 - 【請求項７】 前記累積加算手段は前記係数記憶手段に
記憶された係数の指数部の大きさに対応して、前記係数
を任意の項数よりなる和の形に展開し、前記データ記憶
手段に記憶されたデータとの積を計算し、累積加算する
ことを特徴とする請求項５に記載の積和演算装置。 - 【請求項８】 前記係数記憶手段に記憶された係数の指
数部間の差分に対応して、前記累積加算手段により累積
加算された積をビットシフトするビットシフト手段をさ
らに備えることを特徴とする請求項１に記載の積和演算
装置。 - 【請求項９】 前記係数記憶手段は前記係数の指数部間
の差分を記憶することを特徴とする請求項８に記載の積
和演算装置。 - 【請求項１０】 データを記憶し、 係数を記憶し、 前記係数の指数部の大きさに対応した順番で、前記デー
タと前記係数との積を計算し、累積加算することを特徴
とする積和演算方法。 - 【請求項１１】 データを記憶する記憶手段と、 前記記憶手段に記憶されたデータと係数の仮数部との積
を計算する乗算手段と、 前記乗算手段により計算された積を累積加算する累積加
算手段と、 前記係数の指数部間の差分に対応して前記累積加算手段
により累積加算された積をビットシフトするビットシフ
ト手段とを備えることを特徴とする積和演算装置。
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|---|---|---|---|
| JP34894291A JP3318753B2 (ja) | 1991-12-05 | 1991-12-05 | 積和演算装置および積和演算方法 |
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ID=18400423
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|---|---|---|---|---|
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| US5400271A (en) | 1995-03-21 |
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