JPH05158708A - 割り込み制御回路 - Google Patents
割り込み制御回路Info
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- JPH05158708A JPH05158708A JP32446591A JP32446591A JPH05158708A JP H05158708 A JPH05158708 A JP H05158708A JP 32446591 A JP32446591 A JP 32446591A JP 32446591 A JP32446591 A JP 32446591A JP H05158708 A JPH05158708 A JP H05158708A
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- level
- cpu
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Abstract
(57)【要約】
【目的】 同一レベルの割り込み要求が複数発生した場
合、ＣＰＵの割り込み受け付け仕様がエッジセンス、レ
ベルセンスに拘らず、ＣＰＵの要求に応じた割り込み要
求を出力でき、エッジセンスの場合は複数の割り込み要
求の第１の割り込み以降の割り込みもエッジを再度発生
することで確実にＣＰＵに入力できる割り込み制御回路
を得る。 【構成】 同一レベルの割り込みが複数入力された場
合、優先度高い割り込みの受け付けまたはネゲート後に
同一レベルの割り込みをＣＰＵに出力する際、一旦割り
込みなしのレベルをＣＰＵに出力した後再度同一レベル
の割り込みをＣＰＵに対して出力できるエッジ制御回路
３３（変更手段）を設け、さらに、このエッジ制御回路
３３の有効、無効を設定するエッジ制御指定レジスタ３
４（選択手段）もあわせて設けた。
合、ＣＰＵの割り込み受け付け仕様がエッジセンス、レ
ベルセンスに拘らず、ＣＰＵの要求に応じた割り込み要
求を出力でき、エッジセンスの場合は複数の割り込み要
求の第１の割り込み以降の割り込みもエッジを再度発生
することで確実にＣＰＵに入力できる割り込み制御回路
を得る。 【構成】 同一レベルの割り込みが複数入力された場
合、優先度高い割り込みの受け付けまたはネゲート後に
同一レベルの割り込みをＣＰＵに出力する際、一旦割り
込みなしのレベルをＣＰＵに出力した後再度同一レベル
の割り込みをＣＰＵに対して出力できるエッジ制御回路
３３（変更手段）を設け、さらに、このエッジ制御回路
３３の有効、無効を設定するエッジ制御指定レジスタ３
４（選択手段）もあわせて設けた。
Description
【０００１】
【産業上の利用分野】この発明は、割り込み制御回路に
関し、特にＣＰＵの１つの割り込みレベルに複数の割り
込み要因を割り当て可能な割り込み制御回路の改良に関
する。
関し、特にＣＰＵの１つの割り込みレベルに複数の割り
込み要因を割り当て可能な割り込み制御回路の改良に関
する。
【０００２】
【従来の技術】ＣＰＵと外部割り込み発生機器との間に
配置され、ＣＰＵに入力される外部割り込み要求の選択
的なマスクや、割り込み要因数の拡張や、さらにはＣＰ
Ｕに対して返送されるベクタ番号の生成、返送等を行う
ために割り込み制御回路が用いられている。
配置され、ＣＰＵに入力される外部割り込み要求の選択
的なマスクや、割り込み要因数の拡張や、さらにはＣＰ
Ｕに対して返送されるベクタ番号の生成、返送等を行う
ために割り込み制御回路が用いられている。
【０００３】従来の割り込み制御回路の簡単な一例を図
３に示す。
３に示す。
【０００４】この割り込み制御回路は割り込み入力とし
てＬＩＲ０＃〜ＬＩＲ６＃の負論理の７本の割り込み入
力端子を持つ。これら７本の割り込み入力端子は割り込
みを発生する機器または回路からこの割り込み制御回路
に接続され、ローカル割り込みと呼ばれる。さらに、こ
の割り込み制御回路は割り込み入力端子ＢＩＲ０＃〜Ｂ
ＩＲ６＃の負論理の７本の割り込み入力端子を持つ。こ
れらの割り込み入力端子は割り込み要因数を拡張するた
めに設けられたもので他の割り込み制御回路や割り込み
発生機器または回路から入力され、バス割り込みと呼ば
れる。これらの割り込み入力は割り込みレベルという優
先度が付けられており、レベル０からレベル６まで存在
し、レベル０が最も優先度が高い。ＣＰＵに対してマス
クできない割り込みを発生するレベル０に対応する割り
込み入力端子がＬＩＲ０＃とＢＩＲ０＃で、レベル６に
対応するＬＩＲ６＃とＢＩＲ６＃まである。ローカル割
り込みとバス割り込みの間にも優先順があり、ローカル
割り込みの方が優先度が高い。
てＬＩＲ０＃〜ＬＩＲ６＃の負論理の７本の割り込み入
力端子を持つ。これら７本の割り込み入力端子は割り込
みを発生する機器または回路からこの割り込み制御回路
に接続され、ローカル割り込みと呼ばれる。さらに、こ
の割り込み制御回路は割り込み入力端子ＢＩＲ０＃〜Ｂ
ＩＲ６＃の負論理の７本の割り込み入力端子を持つ。こ
れらの割り込み入力端子は割り込み要因数を拡張するた
めに設けられたもので他の割り込み制御回路や割り込み
発生機器または回路から入力され、バス割り込みと呼ば
れる。これらの割り込み入力は割り込みレベルという優
先度が付けられており、レベル０からレベル６まで存在
し、レベル０が最も優先度が高い。ＣＰＵに対してマス
クできない割り込みを発生するレベル０に対応する割り
込み入力端子がＬＩＲ０＃とＢＩＲ０＃で、レベル６に
対応するＬＩＲ６＃とＢＩＲ６＃まである。ローカル割
り込みとバス割り込みの間にも優先順があり、ローカル
割り込みの方が優先度が高い。
【０００５】また、この割り込み制御回路はＩＲＬ０：
２と呼ぶＣＰＵに対して割り込み要求を出力するバスが
ある。ＩＲＬ０：２は信号線０、１、２の３本より構成
されるため、ＩＲＬ０：２と記すものであり、この３本
の信号線により０から７の値を持ち、０から６がそれぞ
れレベル０からレベル６の割り込みを示し、７がＣＰＵ
に対し割り込み要求がないことを示す。
２と呼ぶＣＰＵに対して割り込み要求を出力するバスが
ある。ＩＲＬ０：２は信号線０、１、２の３本より構成
されるため、ＩＲＬ０：２と記すものであり、この３本
の信号線により０から７の値を持ち、０から６がそれぞ
れレベル０からレベル６の割り込みを示し、７がＣＰＵ
に対し割り込み要求がないことを示す。
【０００６】図３において、１はローカル割り込み入力
部、２はバス割り込み入力部、３は割り込み出力部であ
る。ローカル割り込み入力部１に配置された１１はこの
割り込み制御回路に入力されるローカル割り込み入力を
レベル毎に保持する割り込み要求レジスタ、１２はロー
カル割り込みのレベル毎にマスクの有無を設定できる割
り込みマスクレジスタである。２１はバス割り込み入力
部に配置されたバス割り込み入力をレベル毎に保持する
バス割り込み要求レジスタである。割り込み出力部３に
配置された３１はローカル割り込み入力部１からのマス
ク処理されたローカル割り込み要求と、バス割り込み入
力部２からのバス割り込み要求から最も優先度の高い割
り込み要求を決定する割り込みレベル決定回路、３２は
割り込みレベル決定回路３１の出力を受け、割り込みレ
ベルをＩＲＬ０：２にエンコードし、ＣＰＵに対して出
力する割り込みレベル出力回路である。
部、２はバス割り込み入力部、３は割り込み出力部であ
る。ローカル割り込み入力部１に配置された１１はこの
割り込み制御回路に入力されるローカル割り込み入力を
レベル毎に保持する割り込み要求レジスタ、１２はロー
カル割り込みのレベル毎にマスクの有無を設定できる割
り込みマスクレジスタである。２１はバス割り込み入力
部に配置されたバス割り込み入力をレベル毎に保持する
バス割り込み要求レジスタである。割り込み出力部３に
配置された３１はローカル割り込み入力部１からのマス
ク処理されたローカル割り込み要求と、バス割り込み入
力部２からのバス割り込み要求から最も優先度の高い割
り込み要求を決定する割り込みレベル決定回路、３２は
割り込みレベル決定回路３１の出力を受け、割り込みレ
ベルをＩＲＬ０：２にエンコードし、ＣＰＵに対して出
力する割り込みレベル出力回路である。
【０００７】次に、上記のように構成された割り込み制
御回路の動作について説明する。
御回路の動作について説明する。
【０００８】この割り込み制御回路に単一の割り込み入
力が入力された場合、例えばＬＩＲ２＃がアサートされ
ると、割り込み入力レジスタ１１内にレベル２の割り込
みが保持される。割り込みマスクレジスタ１２にレベル
２に対してマスクが指定されている場合はこのレベル２
の割り込み入力は受け付けられない。しかし、レベル２
に対するマスク指定がない場合、レベル２の割り込み要
求は割り込みレベル決定回路に伝達され、バス割り込み
がなく、割り込み要求がローカル割り込みのレベル２の
みであることが判定されレベル２のローカル割り込みの
受け付けが決定し、割り込みレベル出力回路３２にレベ
ル２の割り込み出力が指令される。割り込み出力回路３
２ではレベル２をエンコードし、ＩＲＬ０：２に２を出
力する。ＣＰＵは割り込みレベル２が入力されたことに
より、割り込みサービスを開始する。割り込み要因は、
ＣＰＵからの割り込みアクノレッジ信号を受けるか、Ｃ
ＰＵがこのレベル２の割り込みに対するハンドラを実行
した際にＬＩＲ２＃をネゲートすることにより、割り込
み要求レジスタ１１に保持されたレベル２の情報がクリ
アされて解消する。ここでは、特に割り込み要因の解消
方法について詳しくは言及しない。
力が入力された場合、例えばＬＩＲ２＃がアサートされ
ると、割り込み入力レジスタ１１内にレベル２の割り込
みが保持される。割り込みマスクレジスタ１２にレベル
２に対してマスクが指定されている場合はこのレベル２
の割り込み入力は受け付けられない。しかし、レベル２
に対するマスク指定がない場合、レベル２の割り込み要
求は割り込みレベル決定回路に伝達され、バス割り込み
がなく、割り込み要求がローカル割り込みのレベル２の
みであることが判定されレベル２のローカル割り込みの
受け付けが決定し、割り込みレベル出力回路３２にレベ
ル２の割り込み出力が指令される。割り込み出力回路３
２ではレベル２をエンコードし、ＩＲＬ０：２に２を出
力する。ＣＰＵは割り込みレベル２が入力されたことに
より、割り込みサービスを開始する。割り込み要因は、
ＣＰＵからの割り込みアクノレッジ信号を受けるか、Ｃ
ＰＵがこのレベル２の割り込みに対するハンドラを実行
した際にＬＩＲ２＃をネゲートすることにより、割り込
み要求レジスタ１１に保持されたレベル２の情報がクリ
アされて解消する。ここでは、特に割り込み要因の解消
方法について詳しくは言及しない。
【０００９】次に、この割り込み制御回路に複数の割り
込みが入力された場合について説明する。ローカル割り
込みのみ複数入力された場合、レベル番号の小さい優先
度の高い割り込みがまずＣＰＵに対し出力され、次に優
先度の低い割り込みがＣＰＵに対して出力される。バス
割り込みのみ複数入力された場合も同様である。また、
ローカル割り込みとバス割り込みが混在して入力された
場合は、レベルが異なれば優先度の高いものから処理さ
れ、優先度が同一のものなら、ローカル割り込みが優先
して出力される。これらの調停は割り込み要求レジスタ
１１で保持され、割り込みマスクレジスタ１２により処
理されたローカル割り込みと、バス割り込み要求レジス
タ２１に保持されたバス割り込みを入力とする割り込み
レベル決定回路３１内で処理される。
込みが入力された場合について説明する。ローカル割り
込みのみ複数入力された場合、レベル番号の小さい優先
度の高い割り込みがまずＣＰＵに対し出力され、次に優
先度の低い割り込みがＣＰＵに対して出力される。バス
割り込みのみ複数入力された場合も同様である。また、
ローカル割り込みとバス割り込みが混在して入力された
場合は、レベルが異なれば優先度の高いものから処理さ
れ、優先度が同一のものなら、ローカル割り込みが優先
して出力される。これらの調停は割り込み要求レジスタ
１１で保持され、割り込みマスクレジスタ１２により処
理されたローカル割り込みと、バス割り込み要求レジス
タ２１に保持されたバス割り込みを入力とする割り込み
レベル決定回路３１内で処理される。
【００１０】複数割り込み入力の一例として、ＬＩＲ０
＃とＢＩＲ０＃がアサートされた場合について説明す
る。この様子を図４に示す。まずローカル割り込みＬＩ
Ｒ０＃がアサートされると、割り込み要求レジスタ１１
にレベル０の割り込み情報がラッチされる。割り込みマ
スクレジスタ１２にレベル０のマスク指定がないと、レ
ベル０の発生が割り込みレベル決定回路３１に伝達さ
れ、割り込みレベル出力回路３２からＣＰＵに対してＩ
ＲＬ０：２に０が出力される。その後バス割り込みＢＩ
Ｒ０＃がアサートされバス割り込み要求レジスタ２１に
レベル０のマスク情報がラッチされる。このレベル０の
割り込み発生は割り込みレベル決定回路３１に伝達され
るが、すでにＬＩＲ０＃のレベル０割り込みが処理中で
あるので、ＢＩＲ０＃のレベル０の割り込み要求は一時
待機させられる。この後、ＬＩＲ０＃のレベル０の割り
込みがＣＰＵで受け付けられるか、またはレベル０のハ
ンドラでクリアされると割り込み要求レジスタ１１のレ
ベル０割り込み情報ラッチが解除され、次にＢＩＲ０＃
のレベル０の割り込み要求が処理されＩＲＬ０：２に０
が出力され続けることになる。さらにＢＩＲ０＃による
レベル０の割り込み要求がＣＰＵによって受け付けられ
るかハンドラによってＢＩＲ０＃がネゲートされると、
バス割り込み要求レジスタ２１にラッチされたレベル０
の割り込み入力状態がクリアされ、割り込みレベル出力
回路３２からＣＰＵに対してＩＲＬ０：２に７つまり割
り込み要求無しが出力される。
＃とＢＩＲ０＃がアサートされた場合について説明す
る。この様子を図４に示す。まずローカル割り込みＬＩ
Ｒ０＃がアサートされると、割り込み要求レジスタ１１
にレベル０の割り込み情報がラッチされる。割り込みマ
スクレジスタ１２にレベル０のマスク指定がないと、レ
ベル０の発生が割り込みレベル決定回路３１に伝達さ
れ、割り込みレベル出力回路３２からＣＰＵに対してＩ
ＲＬ０：２に０が出力される。その後バス割り込みＢＩ
Ｒ０＃がアサートされバス割り込み要求レジスタ２１に
レベル０のマスク情報がラッチされる。このレベル０の
割り込み発生は割り込みレベル決定回路３１に伝達され
るが、すでにＬＩＲ０＃のレベル０割り込みが処理中で
あるので、ＢＩＲ０＃のレベル０の割り込み要求は一時
待機させられる。この後、ＬＩＲ０＃のレベル０の割り
込みがＣＰＵで受け付けられるか、またはレベル０のハ
ンドラでクリアされると割り込み要求レジスタ１１のレ
ベル０割り込み情報ラッチが解除され、次にＢＩＲ０＃
のレベル０の割り込み要求が処理されＩＲＬ０：２に０
が出力され続けることになる。さらにＢＩＲ０＃による
レベル０の割り込み要求がＣＰＵによって受け付けられ
るかハンドラによってＢＩＲ０＃がネゲートされると、
バス割り込み要求レジスタ２１にラッチされたレベル０
の割り込み入力状態がクリアされ、割り込みレベル出力
回路３２からＣＰＵに対してＩＲＬ０：２に７つまり割
り込み要求無しが出力される。
【００１１】
【発明が解決しようとする課題】上記のような割り込み
制御回路では、ローカル割り込みとバス割り込みで同一
レベルの割り込み要求が発生した場合、ＣＰＵに対して
同一のレベルの割り込み要求が出力され続けることにな
る。ＣＰＵがこれらの割り込みをレベルセンスで受け付
ける場合は順次同一レベルの割り込みが処理される。し
かし、例えばレベル０のマスク不可能な割り込みがロー
カル割り込みとバス割り込みで発生し、さらにＣＰＵが
レベル０の割り込みに対してエッジセンスで受け付ける
場合、後続のレベル０の割り込み要求は受け付けられな
い事態が発生する。この場合、この割り込み制御回路以
外に、後続のレベル０の割り込みを有効にするための回
路を付加する必要があり、部品点数の増加を招くことに
なる。
制御回路では、ローカル割り込みとバス割り込みで同一
レベルの割り込み要求が発生した場合、ＣＰＵに対して
同一のレベルの割り込み要求が出力され続けることにな
る。ＣＰＵがこれらの割り込みをレベルセンスで受け付
ける場合は順次同一レベルの割り込みが処理される。し
かし、例えばレベル０のマスク不可能な割り込みがロー
カル割り込みとバス割り込みで発生し、さらにＣＰＵが
レベル０の割り込みに対してエッジセンスで受け付ける
場合、後続のレベル０の割り込み要求は受け付けられな
い事態が発生する。この場合、この割り込み制御回路以
外に、後続のレベル０の割り込みを有効にするための回
路を付加する必要があり、部品点数の増加を招くことに
なる。
【００１２】
【課題を解決するための手段】上記の問題を解決するた
め、この発明の割り込み制御回路では、同一レベルの割
り込みが複数入力された場合、優先度の高い割り込みの
受け付けまたはネゲート後に同一レベルの割り込みをＣ
ＰＵに出力する際、一旦割り込みなしのレベルをＣＰＵ
に出力した後再度同一レベルの割り込みをＣＰＵに対し
て出力できる変更手段を設けた。
め、この発明の割り込み制御回路では、同一レベルの割
り込みが複数入力された場合、優先度の高い割り込みの
受け付けまたはネゲート後に同一レベルの割り込みをＣ
ＰＵに出力する際、一旦割り込みなしのレベルをＣＰＵ
に出力した後再度同一レベルの割り込みをＣＰＵに対し
て出力できる変更手段を設けた。
【００１３】さらに、この変更手段の有効、無効を選択
的に設定する選択手段もあわせて設けたものである。
的に設定する選択手段もあわせて設けたものである。
【００１４】
【作用】上記の変更手段を設けた割り込み制御回路で
は、同一レベルの割り込みが複数入力された場合、優先
的に処理された割り込み入力と引続き処理される割り込
み要求との間にエッジを設けることが可能になり、ＣＰ
Ｕの持つエッジセンスの割り込みレベルに対して順次複
数の割り込みを処理させることが可能になる。
は、同一レベルの割り込みが複数入力された場合、優先
的に処理された割り込み入力と引続き処理される割り込
み要求との間にエッジを設けることが可能になり、ＣＰ
Ｕの持つエッジセンスの割り込みレベルに対して順次複
数の割り込みを処理させることが可能になる。
【００１５】また選択手段により、前記のＣＰＵに対し
一旦割り込み要求無しのレベルを発生する変更手段の有
効、無効を設定できるため、レベルセンスとエッジセン
スの割り込み双方に対応できＣＰＵ毎に専用の付加回路
を設ける必要がなくなる。
一旦割り込み要求無しのレベルを発生する変更手段の有
効、無効を設定できるため、レベルセンスとエッジセン
スの割り込み双方に対応できＣＰＵ毎に専用の付加回路
を設ける必要がなくなる。
【００１６】
実施例１．本発明の割り込み制御回路の一例を図１に示
す。
す。
【００１７】この割り込み制御回路は割り込み入力とし
てＬＩＲ０＃〜ＬＩＲ６＃の負論理の７本の割り込み入
力端子を持つ。これら７本の割り込み入力端子は割り込
みを発生する機器または回路からこの割り込み制御回路
に接続され、ローカル割り込みと呼ばれる。さらに、こ
の割り込み制御回路は割り込み入力端子ＢＩＲ０＃〜Ｂ
ＩＲ６＃の負論理の７本の割り込み入力端子を持つ。こ
れらの割り込み入力端子は割り込み要因数を拡張するた
めに設けられたもので他の割り込み制御回路や割り込み
発生機器または回路から入力され、バス割り込みと呼ば
れる。これらの割り込み入力は割り込みレベルという優
先度が付けられており、レベル０からレベル６まで存在
し、レベル０が最も優先度が高い。ＣＰＵに対してマス
クできない割り込みを発生するレベル０に対応する割り
込み入力端子がＬＩＲ０＃とＢＩＲ０＃で、レベル６に
対応するＬＩＲ６＃とＢＩＲ６＃まである。ローカル割
り込みとバス割り込みの間にも優先順があり、ローカル
割り込みの方が優先度が高い。
てＬＩＲ０＃〜ＬＩＲ６＃の負論理の７本の割り込み入
力端子を持つ。これら７本の割り込み入力端子は割り込
みを発生する機器または回路からこの割り込み制御回路
に接続され、ローカル割り込みと呼ばれる。さらに、こ
の割り込み制御回路は割り込み入力端子ＢＩＲ０＃〜Ｂ
ＩＲ６＃の負論理の７本の割り込み入力端子を持つ。こ
れらの割り込み入力端子は割り込み要因数を拡張するた
めに設けられたもので他の割り込み制御回路や割り込み
発生機器または回路から入力され、バス割り込みと呼ば
れる。これらの割り込み入力は割り込みレベルという優
先度が付けられており、レベル０からレベル６まで存在
し、レベル０が最も優先度が高い。ＣＰＵに対してマス
クできない割り込みを発生するレベル０に対応する割り
込み入力端子がＬＩＲ０＃とＢＩＲ０＃で、レベル６に
対応するＬＩＲ６＃とＢＩＲ６＃まである。ローカル割
り込みとバス割り込みの間にも優先順があり、ローカル
割り込みの方が優先度が高い。
【００１８】また、この割り込み制御回路はＩＲＬ０：
２と呼ぶＣＰＵに対して割り込み要求を出力するバスが
ある。ＩＲＬ０：２は０から７の値を持ち、０から６が
それぞれレベル０からレベル６の割り込みを示し、７が
ＣＰＵに対し割り込み要求がないことを示す。
２と呼ぶＣＰＵに対して割り込み要求を出力するバスが
ある。ＩＲＬ０：２は０から７の値を持ち、０から６が
それぞれレベル０からレベル６の割り込みを示し、７が
ＣＰＵに対し割り込み要求がないことを示す。
【００１９】図１において、１はローカル割り込み入力
部、２はバス割り込み入力部、３は割り込み出力部であ
る。ローカル割り込み入力部１に配置された１１はこの
割り込み制御回路に入力されるローカル割り込み入力を
レベル毎に保持する割り込み要求レジスタ、１２はロー
カル割り込みのレベル毎にマスクの有無を設定できる割
り込みマスクレジスタである。２１はバス割り込み入力
部に配置されたバス割り込み入力をレベル毎に保持する
バス割り込み要求レジスタである。割り込み出力部３に
配置された３１はローカル割り込み入力部１からのマス
ク処理されたローカル割り込み要求と、バス割り込み入
力部２からのバス割り込み要求から最も優先度の高い割
り込み要求を決定する割り込みレベル決定回路、３２は
割り込みレベル決定回路３１の出力を受け、割り込みレ
ベルをＩＲＬ０：２にエンコードし、ＣＰＵに対して出
力する割り込みレベル出力回路、３３はローカル割り込
み入力部１とバス割り込み入力部２から出力される割り
込みレベルを監視し、同一レベルの割り込み要求が有
り、その後一方の要求がネゲートされた際に、割り込み
レベル出力回路に対し一時的にＩＲＬ０：２を７、つま
りＣＰＵに対して割り込み要求無しを出力するよう指示
する信号を出力するエッジ制御回路（変更手段の一
例）、３４はエッジ制御回路３３を有効にするか無効に
するかの情報を保持するエッジ制御指定レジスタ（選択
手段の一例）である。エッジ制御指定レジスタ３４は割
り込み要求レベル０〜６の各々に対して個別にエッジ制
御回路３３の有効、無効を指定できる。
部、２はバス割り込み入力部、３は割り込み出力部であ
る。ローカル割り込み入力部１に配置された１１はこの
割り込み制御回路に入力されるローカル割り込み入力を
レベル毎に保持する割り込み要求レジスタ、１２はロー
カル割り込みのレベル毎にマスクの有無を設定できる割
り込みマスクレジスタである。２１はバス割り込み入力
部に配置されたバス割り込み入力をレベル毎に保持する
バス割り込み要求レジスタである。割り込み出力部３に
配置された３１はローカル割り込み入力部１からのマス
ク処理されたローカル割り込み要求と、バス割り込み入
力部２からのバス割り込み要求から最も優先度の高い割
り込み要求を決定する割り込みレベル決定回路、３２は
割り込みレベル決定回路３１の出力を受け、割り込みレ
ベルをＩＲＬ０：２にエンコードし、ＣＰＵに対して出
力する割り込みレベル出力回路、３３はローカル割り込
み入力部１とバス割り込み入力部２から出力される割り
込みレベルを監視し、同一レベルの割り込み要求が有
り、その後一方の要求がネゲートされた際に、割り込み
レベル出力回路に対し一時的にＩＲＬ０：２を７、つま
りＣＰＵに対して割り込み要求無しを出力するよう指示
する信号を出力するエッジ制御回路（変更手段の一
例）、３４はエッジ制御回路３３を有効にするか無効に
するかの情報を保持するエッジ制御指定レジスタ（選択
手段の一例）である。エッジ制御指定レジスタ３４は割
り込み要求レベル０〜６の各々に対して個別にエッジ制
御回路３３の有効、無効を指定できる。
【００２０】次に、上記のように構成された割り込み制
御回路の動作について説明する。
御回路の動作について説明する。
【００２１】この割り込み制御回路に単一の割り込み入
力が入力された場合、例えばＬＩＲ２＃がアサートされ
ると、割り込み入力レジスタ１１内にレベル２の割り込
みが保持される。割り込みマスクレジスタ１２にレベル
２に対してマスクが指定されている場合はこのレベル２
の割り込み入力は受け付けられない。しかし、レベル２
に対するマスク指定がない場合、レベル２の割り込み要
求は割り込みレベル決定回路に伝達され、バス割り込み
がなく、割り込み要求がローカル割り込みのレベル２の
みであることが判定されレベル２のローカル割り込みの
受け付けが決定し、割り込みレベル出力回路３２にレベ
ル２の割り込み出力が指令される。割り込み出力回路３
２ではレベル２をエンコードし、ＩＲＬ０：２に２を出
力する。ＣＰＵは割り込みレベル２が入力されたことに
より、割り込みサービスを開始する。割り込み要因は、
ＣＰＵからの割り込みアクノレッジ信号を受けるか、Ｃ
ＰＵがこのレベル２の割り込みに対するハンドラを実行
した際にＬＩＲ２＃をネゲートすることにより、割り込
み要求レジスタ１１に保持されたレベル２の情報がクリ
アされて解消する。ここでは、特に割り込み要因の解消
方法について詳しくは言及しない。
力が入力された場合、例えばＬＩＲ２＃がアサートされ
ると、割り込み入力レジスタ１１内にレベル２の割り込
みが保持される。割り込みマスクレジスタ１２にレベル
２に対してマスクが指定されている場合はこのレベル２
の割り込み入力は受け付けられない。しかし、レベル２
に対するマスク指定がない場合、レベル２の割り込み要
求は割り込みレベル決定回路に伝達され、バス割り込み
がなく、割り込み要求がローカル割り込みのレベル２の
みであることが判定されレベル２のローカル割り込みの
受け付けが決定し、割り込みレベル出力回路３２にレベ
ル２の割り込み出力が指令される。割り込み出力回路３
２ではレベル２をエンコードし、ＩＲＬ０：２に２を出
力する。ＣＰＵは割り込みレベル２が入力されたことに
より、割り込みサービスを開始する。割り込み要因は、
ＣＰＵからの割り込みアクノレッジ信号を受けるか、Ｃ
ＰＵがこのレベル２の割り込みに対するハンドラを実行
した際にＬＩＲ２＃をネゲートすることにより、割り込
み要求レジスタ１１に保持されたレベル２の情報がクリ
アされて解消する。ここでは、特に割り込み要因の解消
方法について詳しくは言及しない。
【００２２】単一の割り込み要求が発生した場合は、エ
ッジ制御レジスタ３４の内容の如何に拘らず動作は従来
例の割り込み制御回路と同じである。
ッジ制御レジスタ３４の内容の如何に拘らず動作は従来
例の割り込み制御回路と同じである。
【００２３】次に、この割り込み制御回路に複数の割り
込みが入力された場合について説明する。ローカル割り
込みのみ複数入力された場合、レベル番号の小さい優先
度の高い割り込みがまずＣＰＵに対し出力され、次に優
先度の低い割り込みがＣＰＵに対して出力される。バス
割り込みのみ複数入力された場合も同様である。また、
ローカル割り込みとバス割り込みが混在して入力された
場合は、レベルが異なれば優先度の高いものから処理さ
れ、優先度が同一のものなら、ローカル割り込みが優先
して出力される。これらの調停は割り込み要求レジスタ
１１で保持され、割り込みマスクレジスタ１２により処
理されたローカル割り込みと、バス割り込み要求レジス
タ２１に保持されたバス割り込みを入力とする割り込み
レベル決定回路３１内で処理される。
込みが入力された場合について説明する。ローカル割り
込みのみ複数入力された場合、レベル番号の小さい優先
度の高い割り込みがまずＣＰＵに対し出力され、次に優
先度の低い割り込みがＣＰＵに対して出力される。バス
割り込みのみ複数入力された場合も同様である。また、
ローカル割り込みとバス割り込みが混在して入力された
場合は、レベルが異なれば優先度の高いものから処理さ
れ、優先度が同一のものなら、ローカル割り込みが優先
して出力される。これらの調停は割り込み要求レジスタ
１１で保持され、割り込みマスクレジスタ１２により処
理されたローカル割り込みと、バス割り込み要求レジス
タ２１に保持されたバス割り込みを入力とする割り込み
レベル決定回路３１内で処理される。
【００２４】複数割り込み入力の一例として、ＬＩＲ０
＃とＢＩＲ０＃がアサートされた場合について説明す
る。この様子を図２に示す。ここでは、エッジ制御指定
レジスタ３４がレベル０に対しエッジ制御レジスタ３３
を動作させるように設定されているとする。
＃とＢＩＲ０＃がアサートされた場合について説明す
る。この様子を図２に示す。ここでは、エッジ制御指定
レジスタ３４がレベル０に対しエッジ制御レジスタ３３
を動作させるように設定されているとする。
【００２５】まずローカル割り込みＬＩＲ０＃がアサー
トされると、割り込み要求レジスタ１１にレベル０の割
り込み情報がラッチされる。割り込みマスクレジスタ１
２にレベル０のマスク指定がないと、レベル０の発生が
割り込みレベル決定回路３１に伝達され、割り込みレベ
ル出力回路３２からＣＰＵに対してＩＲＬ０：２に０が
出力される。その後バス割り込みＢＩＲ０＃がアサート
されバス割り込み要求レジスタ２１にレベル０のマスク
情報がラッチされる。このレベル０の割り込み発生は割
り込みレベル決定回路３１に伝達されるが、すでにＬＩ
Ｒ０＃のレベル０割り込みが処理中であるので、ＢＩＲ
０＃のレベル０の割り込み要求は一時待機させられる。
この後、ＬＩＲ０＃のレベル０の割り込みがＣＰＵで受
け付けられるか、またはレベル０のハンドラでクリアさ
れると割り込み要求レジスタ１１のレベル０割り込み情
報ラッチが解除される。
トされると、割り込み要求レジスタ１１にレベル０の割
り込み情報がラッチされる。割り込みマスクレジスタ１
２にレベル０のマスク指定がないと、レベル０の発生が
割り込みレベル決定回路３１に伝達され、割り込みレベ
ル出力回路３２からＣＰＵに対してＩＲＬ０：２に０が
出力される。その後バス割り込みＢＩＲ０＃がアサート
されバス割り込み要求レジスタ２１にレベル０のマスク
情報がラッチされる。このレベル０の割り込み発生は割
り込みレベル決定回路３１に伝達されるが、すでにＬＩ
Ｒ０＃のレベル０割り込みが処理中であるので、ＢＩＲ
０＃のレベル０の割り込み要求は一時待機させられる。
この後、ＬＩＲ０＃のレベル０の割り込みがＣＰＵで受
け付けられるか、またはレベル０のハンドラでクリアさ
れると割り込み要求レジスタ１１のレベル０割り込み情
報ラッチが解除される。
【００２６】ローカル割り込み入力部１とバス割り込み
入力部２の出力を監視しているエッジ制御回路３３はロ
ーカル割り込みＬＩＲ０＃がネゲートされたことをモニ
タし、割り込みレベル出力回路３２に対してＣＰＵへの
割り込み出力を一旦ネゲートする指示を出力する。この
信号を受けて割り込み出力回路３２はＩＲＬ０：２を一
旦７にした後、バス割り込み入力部２が出力し続けてい
るレベル０の割り込み要求を割り込みレベル決定回路３
１を通じて受けることによりＩＲＬ０：２に再度０つま
りレベル０の割り込み要求を出力することになる。
入力部２の出力を監視しているエッジ制御回路３３はロ
ーカル割り込みＬＩＲ０＃がネゲートされたことをモニ
タし、割り込みレベル出力回路３２に対してＣＰＵへの
割り込み出力を一旦ネゲートする指示を出力する。この
信号を受けて割り込み出力回路３２はＩＲＬ０：２を一
旦７にした後、バス割り込み入力部２が出力し続けてい
るレベル０の割り込み要求を割り込みレベル決定回路３
１を通じて受けることによりＩＲＬ０：２に再度０つま
りレベル０の割り込み要求を出力することになる。
【００２７】さらにＢＩＲ０＃によるレベル０の割り込
み要求がＣＰＵによって受け付けられるかハンドラによ
ってＢＩＲ０＃がネゲートされると、バス割り込み要求
レジスタ２１にラッチされたレベル０の割り込み入力状
態がクリアされ、割り込みレベル出力回路３２からＣＰ
Ｕに対してＩＲＬ０：２に７つまり割り込み要求無しが
出力される。
み要求がＣＰＵによって受け付けられるかハンドラによ
ってＢＩＲ０＃がネゲートされると、バス割り込み要求
レジスタ２１にラッチされたレベル０の割り込み入力状
態がクリアされ、割り込みレベル出力回路３２からＣＰ
Ｕに対してＩＲＬ０：２に７つまり割り込み要求無しが
出力される。
【００２８】以上のように、この実施例では、同一レベ
ルで優先順の定められた複数の割り込みを扱い、同一レ
ベルの割り込みが複数発生した場合、優先度の高い割り
込みを決定しＣＰＵに対して要求する割り込み制御回路
で、前記ＣＰＵに対して出力された割り込みのＣＰＵに
よる処理が受け付けまたは完了し、該割り込み制御回路
で前記割り込み要因が取り下げられた時、次に優先度の
高い割り込み要求をＣＰＵに対して出力する場合、該レ
ベルを変更せずにＣＰＵに対して引続き出力する手段
と、一旦ＣＰＵに対して割り込み要求レベルを割り込み
要求無しとした後再度同一レベルの割り込み要求をＣＰ
Ｕに対して出力する手段と、前期手段のどちらかを選択
する手段とを備えたことを特徴とする割り込み制御回路
を説明した。
ルで優先順の定められた複数の割り込みを扱い、同一レ
ベルの割り込みが複数発生した場合、優先度の高い割り
込みを決定しＣＰＵに対して要求する割り込み制御回路
で、前記ＣＰＵに対して出力された割り込みのＣＰＵに
よる処理が受け付けまたは完了し、該割り込み制御回路
で前記割り込み要因が取り下げられた時、次に優先度の
高い割り込み要求をＣＰＵに対して出力する場合、該レ
ベルを変更せずにＣＰＵに対して引続き出力する手段
と、一旦ＣＰＵに対して割り込み要求レベルを割り込み
要求無しとした後再度同一レベルの割り込み要求をＣＰ
Ｕに対して出力する手段と、前期手段のどちらかを選択
する手段とを備えたことを特徴とする割り込み制御回路
を説明した。
【００２９】実施例２．本発明の割り込み制御回路で
は、選択手段の一例として、エッジ制御回路３３の有
効、無効を指定するエッジ制御指定レジスタ３４の場合
を示したが、選択手段の他の例として、直接外部から信
号線によってレベル毎のエッジ生成指定情報を得ても、
同様のＣＰＵに対する割り込み要求信号の制御が可能で
あることは言うまでもない。
は、選択手段の一例として、エッジ制御回路３３の有
効、無効を指定するエッジ制御指定レジスタ３４の場合
を示したが、選択手段の他の例として、直接外部から信
号線によってレベル毎のエッジ生成指定情報を得ても、
同様のＣＰＵに対する割り込み要求信号の制御が可能で
あることは言うまでもない。
【００３０】
【発明の効果】第１の発明の割り込み制御回路は、以上
説明したように構成されているので、同一レベルの割り
込みが複数入力された場合、優先的に処理された割り込
み入力と引続き処理される割り込み要求との間にエッジ
を設けることが可能になり、ＣＰＵの持つエッジセンス
の割り込みレベルに対して順次複数の割り込みを処理さ
せることが可能になる。
説明したように構成されているので、同一レベルの割り
込みが複数入力された場合、優先的に処理された割り込
み入力と引続き処理される割り込み要求との間にエッジ
を設けることが可能になり、ＣＰＵの持つエッジセンス
の割り込みレベルに対して順次複数の割り込みを処理さ
せることが可能になる。
【００３１】また、第２の発明の割り込み制御回路は、
選択手段により、前記のＣＰＵに対し一旦割り込み要求
無しのレベルを発生する変更手段の有効、無効を設定で
きるため、レベルセンスとエッジセンスの割り込み双方
に対応できＣＰＵ毎に専用の付加回路を設けることな
く、ＣＰＵの外部割り込み受け付け仕様に対応すること
ができる。
選択手段により、前記のＣＰＵに対し一旦割り込み要求
無しのレベルを発生する変更手段の有効、無効を設定で
きるため、レベルセンスとエッジセンスの割り込み双方
に対応できＣＰＵ毎に専用の付加回路を設けることな
く、ＣＰＵの外部割り込み受け付け仕様に対応すること
ができる。
【図１】本発明の割り込み制御回路の一実施例図であ
る。
る。
【図２】本発明の割り込み制御回路の特徴的な動作を示
すタイミングチャート図である。
すタイミングチャート図である。
【図３】従来の割り込み制御回路の一実施例図である。
【図４】従来の割り込み制御回路の動作を示すタイミン
グチャート図である。
グチャート図である。
１ ローカル割り込み入力部 ２ バス割り込み入力部 ３ 割り込み出力部 １１ ローカル割り込み要求レジスタ １２ ローカル割り込みマスクレジスタ ２１ バス割り込み要求レジスタ ３１ 割り込みレベル決定回路 ３２ 割り込みレベル出力回路 ３３ エッジ制御回路（変更手段の一例） ３４ エッジ制御指定レジスタ（選択手段の一例）
Claims (2)
- 【請求項１】 以下の要素を有する割り込み制御回路
（ａ）同一レベルの複数の割り込み要求を入力する入力
手段、（ｂ）入力手段で入力した割り込み要求のひとつ
を選択して外部にそのレベルに応じた割り込み信号を出
力する出力手段、（ｃ）出力手段で出力した割り込み信
号に対応する割り込み要求が解除される場合であって、
入力手段により入力された割り込み要求の中に解除され
る割り込み要求と同一レベルの他の割り込み要求がある
場合、所定期間、上記出力手段による割り込み信号の出
力レベルを変更する変更手段。 - 【請求項２】 上記割り込み制御回路において、上記変
更手段を選択的に動作させる選択手段を有することを特
徴とする請求項１記載の割り込み制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32446591A JPH05158708A (ja) | 1991-12-09 | 1991-12-09 | 割り込み制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32446591A JPH05158708A (ja) | 1991-12-09 | 1991-12-09 | 割り込み制御回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05158708A true JPH05158708A (ja) | 1993-06-25 |
Family
ID=18166120
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP32446591A Pending JPH05158708A (ja) | 1991-12-09 | 1991-12-09 | 割り込み制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05158708A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH10302389A (ja) * | 1997-04-22 | 1998-11-13 | Ricoh Co Ltd | データ処理回路 |
-
1991
- 1991-12-09 JP JP32446591A patent/JPH05158708A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH10302389A (ja) * | 1997-04-22 | 1998-11-13 | Ricoh Co Ltd | データ処理回路 |
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