JPH10302389A

JPH10302389A - データ処理回路

Info

Publication number: JPH10302389A
Application number: JP9104418A
Authority: JP
Inventors: Keitarou Ato; 恵太郎阿戸
Original assignee: Ricoh Co Ltd
Current assignee: Ricoh Co Ltd
Priority date: 1997-04-22
Filing date: 1997-04-22
Publication date: 1998-11-13

Abstract

(57)【要約】【課題】例えば、ＣＤ−Ｉ等の記録媒体に対するデー
タの読み出しや書き込みに用いられるデータ処理回路に
おいて、バッファメモリの効率的使用および処理の高速
化を図る。【解決手段】データの入出力やデータ処理に関与する
複数の主処理回路（System Controller if３，Host if
４，Sector Processer５、CD-DA if６、Subcodeif７）
と、各主処理回路がＤＲＡＭ２の任意のページをアクセ
スするためのポインターとして用いられるページレジス
ター８、９ａ，９ｂ、１１、１２、１３と、各主処理回
路の指示によって前記ページレジスターの更新制御を行
うPageControl １４…と、前記ＤＲＡＭ２をリングペー
ジ領域しとてアクセスするためのエンドページを設定す
るエンドページ設定手段１０と、前記エンドページ以降
のメモリ領域をバッファリングエリアとして用い、特定
の主処理回路からの要求に応じて当該エリアに対するア
クセスを行うＤＲＡＭコントローラ１とを備えた。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ＣＤ−ＲＯＭ、Ｃ
Ｄ−Ｒ、及びＣＤ−ＤＡ等の記録媒体に対応したプレー
ヤ等に設けられ、前記記録媒体から読み出されたデータ
或いは記録媒体に書き込むデータを処理するデータ処理
回路に関する。

【０００２】

【従来の技術】ＣＤ−ＲＯＭ等の記録媒体には、データ
は所定のフォーマットでセクター毎に記録されている。
上記フォーマットは、ＣＤ−ＲＯＭの場合、ヘッダーデ
ータ、ユーザーデータ、同期データ、他の諸データ、及
びサブコードデータを当該順序で保有する形態を持つ。
上記のサブコードデータとユーザーデータは相互の時間
関係を保持しておく必要があるが、リニアなバッファ領
域にこれらユーザーデータとサブコードデータを管理す
る場合、管理用テーブル情報を別途用意することが行わ
れていた（特開平２−３１０６５８号公報参照）。

【０００３】

【発明が解決しようとする課題】しかしながら、上記管
理用テーブル情報を別途用意し、システム制御部が上記
テーブル情報を見て必要な制御を行うのでは、当該シス
テム制御の負担が増大し、８倍速、或いは１０倍速とい
った高速処理に対処することが困難となる。

【０００４】この発明のデータ処理回路は、上記の事情
に鑑み、ページ単位でデータの時間関係を保持すること
によって管理テーブルを不要にし、システム制御部の負
担を軽減することを第１の目的とする。そして、このよ
うにページ単位で処理する場合のメモリ使用効率の悪さ
をページ領域とバッファ領域に分けることで解消し、更
に、上記バッファ領域を有効に活用して処理速度を向上
させることを目的とする。また、上記ページ領域をリン
グ構造（特開昭６３−１７７２４４号公報参照）とする
ことに伴う諸処理を好適に行うことを目的とする。

【０００５】

【課題を解決するための手段】この発明のデータ処理回
路は、外部から入力したデータをバッファメモリに格納
し、前記バッファメモリにアクセスしてデータを処理
し、外部に出力するデータ処理回路において、前記デー
タの入出力や前記データ処理に関与する複数の主処理回
路と、各主処理回路が前記バッファメモリの任意のペー
ジをアクセスするためのポインターとして用いられるペ
ージレジスターと、各主処理回路の指示によって前記ペ
ージレジスターの更新制御を行う更新制御部と、前記バ
ッファメモリをリングページ領域としてアクセスするた
めのエンドページを設定するエンドページ設定手段と、
前記エンドページ以降のメモリ領域をバッファリングエ
リアとして用い、特定の主処理回路からの要求に応じて
前記バッファリングエリアに対するアクセスを行うメモ
リ制御手段とを備えたことを特徴とする。

【０００６】上記の構成であれば、単位データ（例え
ば、ＣＤ−ＲＯＭにおけるセクター単位のデータ）をペ
ージレジスターで示されるページに格納するので、ペー
ジ単位でデータの時間関係を保持することが可能とな
る。よって、管理テーブルを不要にし、システムの制御
を担う手段の負担を軽減することができる。ここで、バ
ッファメモリの全てがページ単位で扱われるとすると、
単位データの量よりもページとして確保しておく領域は
大きくされるから、各ページにおいて未使用領域が生
じ、多くのページを設定すればそれだけメモリ使用効率
が低下することになる。上記の構成のごとく、エンドペ
ージを設定し、それ以降のメモリ領域をバッファリング
エリアとして用い、特定の主処理回路からの要求に応じ
て前記バッファリングエリアに対するアクセス制御を行
うことを可能とすることで、バッファメモリの利用効率
を向上させることができる。特に、例えば、或る主処理
回路が処理をした処理済の有効部分のデータだけを前記
バッファリングエリアに転送し、この処理済有効データ
を他の主処理回路が読み出して処理をしたり外部に出力
したりすることでメモリの有効利用が図れる。

【０００７】エンコード処理時に単位データごとにサブ
コードデータを構成する特定のデータの元になる元デー
タをバッファリングエリア上に配置し、当該元データか
ら前記特定のデータを生成する手段と、前記特定のデー
タを前記リングページ領域中に保持されているサブコー
ドデータを構成する他のデータと合わせて出力する手段
とを備えていてもよい。前記特定のデータとしては、サ
ブコードＰデータやサブコードＱデータがあり、前記他
のデータとしてはサブコードＲ〜Ｗデータがある。

【０００８】ここで、各フレーム（セクター）ごとのサ
ブコードＱデータやサブコードＰデータをリングページ
領域の各ページ内のサブコードＱ領域内に格納すると、
これに主処理回路が頻繁にアクセスするためアクセス調
停の頻度が高まって処理速度が低下する。前記サブコー
ドＰデータや、時間かかわる情報であるサブコードＱデ
ータは、初期値を与えることで自動生成が可能である点
に着目し、かかるサブコードＱデータやサブコードＰデ
ータをバッファリングエリア上に配置した元データから
自動生成することで、各マスターのアクセス頻度を軽減
することができる。

【０００９】各ページレジスター間の差分値に基づいて
異常回避処理を行う異常回避手段を備えていることが望
ましい。これは、ページ単位で処理を行う場合、各主処
理回路毎にページ単位の処理終了時間が異なるため、或
る主処理回路が未だ処理をしていないページを別の主処
理回路が処理してしまうこと等（異常処理）を回避する
ためである。

【００１０】前記異常回避手段は、各ページレジスター
間の差分値を算出する差分値算出手段と、設定差分値を
保持する設定差分値保持手段と、前記算出された差分値
と設定差分値とを比較する手段と、この比較結果に基づ
いて異常処理が近づいていることを報知する報知手段と
からなっていてもよい。ここで、前記異常処理を回避す
るために、システムの制御を担う手段が絶えず各主処理
回路のページレジスターの値を監視するとしたのでは、
このシステムの制御を担う手段による処理が複雑化し、
負担が増大することになるが、かかる構成であれば、こ
の負担増大を回避することができる。

【００１１】前記差分値算出手段は、各ページレジスタ
ーがリングページ領域を折り返す度に反転するフラグ
と、各フラグの反転情報に基づいて差分値算出式を選択
する手段とからなっていてもよい。リングページ領域に
おいては、例えば、エンドページが“１００”であると
すると、この“１００”を保持するページレジスターの
更新値は“０”（即ち、０ページ）となる。従って単純
に各ページレジスターの値の引き算で差分値を算出する
ことはできない。かかる点に鑑みた処理をシステムの制
御を担う手段に委ねたのでは、その処理が複雑化し、負
担が増大することになるが、かかる構成であれば、この
負担増大を回避しつつ、前記折り返しの有無で差分値算
出式が異なるといった事情に簡単に対処することができ
る。

【００１２】前記差分値算出手段は、エンコード状態か
デコード状態かを示す情報に基づいて差分値算出式を選
択する手段からなっていてもよい。エンコード状態とデ
コード状態とで各マスターの処理する順序が異なるた
め、差分値算出式も異なってくる。かかる点に鑑みた処
理をシステムの制御を担う手段に委ねたのでは、その処
理が複雑化し、負担が増大することになるが、かかる構
成であれば、この負担増大を回避しつつ、前記エンコー
ド状態とデコード状態とで差分値算出式が異なるといっ
た事情に簡単に対処することができる。

【００１３】前記リングページ領域と前記バッファリン
グエリアの両方にアクセス可能とされる主処理回路が前
記バッファメモリの任意のページをアクセスするための
ポインターとして用いられるページレジスターの他に第
２のページレジスターを備えるとともに、エンコード時
に前記異常回避手段からアンダーランについての異常報
知があった場合に、前記ページレジスターから前記第２
のページレジスターまでの領域に無効を示すデータを書
き込む手段を備えていてもよい。エンコード時において
アンダーラン（後行すべきものである主処理回路が先行
すべきものである主処理回路の未処理ページを読み込む
こと）が生じると、例えば、記録媒体にはＣＲＣが付記
されていない不所望なデータが書き込まれてしまうとい
った事態が生じる。この場合に当該記録媒体を廃棄する
ことなしに当該記録媒体の未記録領域に対する再度の書
き込みを行おうとする場合には、どこが無効データなの
かの判別が必要となる。このため、上記の不所望なデー
タに代えて無効を示すデータを用意することになる。こ
こで、この無効データを用意する処理をシステムの制御
を担う手段に委ねたのでは、処理が複雑化し、負担が増
大することになるが、かかる構成であれば、この負担増
大を回避し、８倍速や１０倍速などの処理速度の増大に
も容易に対処することが可能となる。

【００１４】互いにレベルの異なる２以上の割込入力端
子を備えるとともに、前記異常回避手段からの異常報知
に基づく割込をどの割込入力端子に入力させるかを選択
する選択手段を備えていてもよい。ここで、異なる複数
の割込が発生し得る場合に一つの割込入力しかないので
は、割込レベルを設定できないため、異常処理時に発生
する割り込みも、正常終了にて発生する割込も、ともに
同一に扱われ、発生毎に要因を調査するため、システム
の制御を担う手段での処理が複雑化し、割込が集中した
場合の処理時間の増大を招く。上記の構成であれば、異
常報知に基づく割込に対して割込レベルを与えることが
可能となるから、システムの制御を担う手段の負担軽減
を図ることができる。

【００１５】前記異常回避手段からの異常報知に基づく
割込をマスクする手段と、前記マスク手段によるによる
マスク後の信号とマスク前の信号とを入力していずれか
をステータス部に与える選択手段とを備えてもよい。こ
こで、任意の割込処理をする場合、オーバーヘッド軽減
のため、その発生原因を割込としてではなく、ポーリン
グすることで処理を行いたい場合があり、この場合に前
記割込をマスクしてしまうと、システムの制御を担う手
段ではステータスのリードができず、従ってポーリング
が行えず、効率良く処理することができない。上記の構
成であれば、マスクが起動している場合でも、マスク前
の信号をステータス部に与え、ポーリング処理を可能と
することができる。

【００１６】

【発明の実施の形態】以下、本発明の実施の形態のデー
タ処理回路を図に基づいて説明する。

【００１７】図１は、この実施の形態のデータ処理回路
１００と、その周辺回路を示したブロック図である。デ
ータ処理回路１００は、システムコントローラ（System
Controller ）１７、ＡＴアタッチメント（ＡＴＡ）１
８、及びディジタルシグナルプロセッサ（ＤＳＰ）１９
に接続されており、これらとバッファメモリであるＤＲ
ＡＭ２との間で信号の書込や読出の処理を行うようにな
っている。そして、かかるデータ処理回路１００は、各
種のマスター（主処理回路であり、その具体的名称や機
能については後述する）３乃至７、バッファマネージャ
（Buffer Manager）１６、及びＤＲＡＭコントローラ１
を備えて構成されている。

【００１８】前記システムコントローラ１７は、データ
処理回路１００を制御するものであり、マスターである
システムコントローラインターフェース（System Contr
oller if）３との間でデータの送受を行う。ＡＴアタッ
チメトは、ホストバスをなすものであり、マスターであ
るホストインターフェース（Host if ）４との間でデー
タの送受を行う。ディジタルシグナルプロセッサ（ＤＳ
Ｐ）１９は、図示しないＥＦＭ（Eight-Fourteen Modul
ation)処理部から送られてくるデータをCD-DAデータと
サブコードデータに分割し、CD-DA データをマスターで
あるCD-DA インターフェース６へ、サブコードデータを
マスターであるサブコードインターフェース（Subcode
if）７へ、それぞれシリアルデータで与える（デコード
時）一方、CD-DA インターフェース６から与えられるCD
-DA データとサブコードインターフェース７から与えら
れるサブコードデータを組み合わせて前記ＥＦＭ処理部
に送り出すようになっている。

【００１９】前記ＤＲＡＭ２は、データ処理回路１００
の処理により、図２に示しているように、ページングエ
リア（Paging area ）とバッファリングエリア（Buffer
ingarea）とに分割されて用いられる。ページングエリ
アには、ページ０〜ページｎ（大きさ一定）が割り当て
られており、ページｎ＋１（大きさ非一定）以降がバッ
ファリングエリアとされている。各ページには、ＣＤ−
ＲＯＭやＣＤ−ＤＡなどの記録媒体における１セクター
分の各種のデータを格納し得る。なお、図２の詳細は後
述する。

【００２０】マスターであるシステムコントローライン
ターフェース３は、システムコントローラ１７から転送
されるデータを、システムバッファページ（SysBufPag
e）８に格納されている数値で示される１ページの領域
に転送する等の処理を行う。

【００２１】マスターであるセクタープロセッサー（Se
ctor Processer）５は、例えばＣＤ−ＲＯＭ用データの
ＥＤＣ（誤り訂正）／ＥＣＣ（誤り検出）処理を行う処
理ブロックであり、セクタープロセッサーバッファペー
ジ（SPBufPage ）１１に格納されている数値で示される
１ページの領域に格納されているデータに対して処理を
行うように構成されている。

【００２２】マスターであるCD-DA インターフェース
（CD-DA if）６は、ディジタルシグナルプロセッサ１９
から送られてくるシリアルデータを、CDバッファページ
（CDBufPage ）１２に格納されている数値で示される１
ページに格納する等の処理を行う。なお、格納に際して
は、ＣＤ−ＲＯＭデータの場合であれば、１ブロックの
シンクパターンを検出し、１ブロックが１ページに対応
するように制御する。

【００２３】マスターであるサブコードインターフェー
ス（Subcode if）７は、ディジタルシグナルプロセッサ
１９から入力されるサブコード用シリアルデータを、サ
ブコードバッファページ（SubBufPage）１３に格納され
ている数値で示される１ページに格納する等の処理を行
う。なお、格納に際しては、１フレーム毎にサブコード
データのシンクパターンを検出し、１フレームが１ペー
ジに対応するように制御する。

【００２４】マスターであるホストインターフェース
（Host if ）４は、前記ＡＴアタッチメント１８やＳＣ
ＳＩなどのホストバスから転送されるデータを１セクタ
ー毎に、ホストバッファページ（HostBufPage0）９ａに
格納されている数値で示される１ページに転送する等の
処理を行う。なお、ホストは後述するバッファリングエ
リア（Buffering area）にアクセスできる。そのページ
を示すものとしてホストバッファページ（HostBufPage
1）９ｂを備える。ただし、このホストバッファページ
（HostBufPage1）９ｂは、必ずしもバッファリングエリ
アのページだけを示すのに用いられるのではなく、後述
する図１３の処理のためにも用いられる。

【００２５】バッファマネージャ（Buffer Manager）１
６は、マスター３乃至７にそれぞれ接続されたページコ
ントローラ（Page control）１４、各種のページレジス
ター（具体的名称については後述する）８、９ａ，９
ｂ、１１乃至１３、マスター３乃至７およびその各々に
対応するページレジスターに接続されたアドレスジェネ
レータ（Address generate）１５、及びリングエンドペ
ージ（図２の例ではｎ）を格納しているリングエンドペ
ージ（RingEndPage ）格納部１０により構成されてお
り、マスター３乃至７からのアクセスの調停やＤＲＡＭ
コントローラ１に対するアドレス（Current address ）
の生成を行う。具体的には、各マスターはリクエスト
（ｒｅｑ）を表明することでバッファマネージャ１６に
アクセス要求をする。各マスターからの要求が重なった
場合には、優先権制御により調停し、一つのマスターに
対して容認信号（ａｃｋ）を返すことでこれとの間でデ
ータアクセスを行うようになっている。また、各マスタ
ーは、加算（ｉｎｃ）を表明することにより、ページレ
ジスターの更新要求を知らせることができる。この更新
要求を受けた各ページコントローラ１４は、リングエン
ドページ格納部１０に格納されているリングエンドペー
ジを参照して各々の対応するページレジスターの更新を
行う。

【００２６】ＤＲＡＭコントローラ１は、前記マスター
３乃至７とデータラインで接続されているとともに、バ
ッファマネージャ１６からのリクエストに対し、ＤＲＡ
Ｍ２を制御するための各種の信号やアドレスの生成を行
い、要求のあったマスターとの間でデータのやり取りを
行うようになっている。なお、システムコントローライ
ンターフェース３との間では８ビットのデータ転送を行
い、他のマスター４乃至７との間では１６ビットのデー
タ転送を行う。

【００２７】図２は、バッファデータを各マスターがア
クセスする様子を示した説明図である。各マスターは、
現在処理するデータをページ単位で管理する。ＤＲＡＭ
２のバッファＲＡＭ構成は、前述したごとく、ページ０
乃至ページｎ（ｎはリングエンドページの値）で示され
る領域がページングエリア（Paging area ）とされ、ペ
ージｎ＋１乃至最終（実装メモリー最終）ページで示さ
れる領域がバッファリングエリア（Buffering area）と
される。各マスターがページングエリアのみアクセスで
きるのか、それともページングエリアとバッファリング
エリアの両方をアクセスできるのか、更に両方アクセス
できる場合でもデコード時とエンコード時とで違いがあ
るのかといった点については、後述の表１に示す。ここ
で、リングページのみアクセスできるマスターは、ペー
ジｎまでの処理が終了すると、次にページ０を処理す
る。そのための処理は、当該マスターに対応するページ
レジスターが行う。一方、バッファリングエリアをアク
セスできるマスターは、ページｎ＋１を処理することが
できる。なお、図２ではデコード時の状態が示されてお
り、CD-DA インターフェース６およびサブコードインタ
ーフェース７は記録媒体から読み出されたデータをペー
ジ０，１，２…と順に書き込み（図ではページ２に書き
込み中）、セクタープロセッサー５は、既に書き込まれ
たデータであるページ０，１…と順にアクセスしてデー
タを読み出してエラー訂正して当該ページに戻し（図で
はページ１に対して処理中）、ＡＴアタッチメント１８
はホストインターフェース４を介してページ０にアクセ
スして訂正済のデータを受け取っている状態を示してい
る。

【００２８】図３（ａ）はＤＲＡＭ２におけるバッファ
ＲＡＭ構成を示し、同図（ｂ）はＣＤ−ＲＯＭの場合の
ページ内のデータフォーマットを示し、同図（ｃ）はＣ
Ｄ−ＤＡの場合のページ内のデータフォーマットを示し
た説明図である。各ページには３０７２バイト量が割当
てられており、ユーザーデータやサブコードデータが格
納される。各ページに占めるデータ量は当該ページの大
きさよりも小さく、図では未使用領域として２８８バイ
トが生じている。サブコードデータは９６バイトを使用
し、Ｐ，Ｑ，Ｒ，Ｓ，Ｔ，Ｕ，Ｖ，Ｗといった記号で表
されるデータから成るものであるが、その詳細は後で説
明することとする。

【００２９】下記の表１は、各マスターのオフセットや
アクセス領域を等を明らかにした表である。

【００３０】

【表１】

【００３１】図４は、ページコントローラ１４における
ページレジスター更新制御内容を示したフローチャート
であり、マスターがCD-DA インターフェース６である場
合を示している。初期設定（ステップ１）の後、マスタ
ーからのページレジスター更新信号（Ｉｎｃ）の有無を
判断し（ステップ２）、更新信号有りと判断されると、
現状のCDバッファページ（CDBufPage ）がリングエンド
ページ（RingEndPage）よりも小さいか否かを判断する
（ステップ３）。小さければ、１をインクリメントしス
テップ２に進む。一方、小さくなければ、CDバッファペ
ージ（CDBufPage ）を０（即ち、0x000 ）に更新すると
ともに、CDバッファフラグ（CDBufFlg）をトグル（０→
１，１→０）する。なお、このCDバッファフラグのトグ
ル状態は、図１１を用いて後述する差分演算において用
いられることになる。

【００３２】図５は、マスターとしてシステムコントロ
ーラインターフェース（System Controller if）３を例
に、これに対応するシステムバッファページ（SysBufPa
ge）８およびアドレスジェネレータ１５と、ＤＲＡＭコ
ントローラ１との接続関係を示したブロック図である。
図のＡ［１１：０］はシステムコントローラインターフ
ェース３からバッファマネージャ１６に与えるられるア
ドレス情報（ページ内の具体的アドレスを示す情報）で
あり、Ｄ［７：０］はシステムコントローラインターフ
ェース３からデータラインを通じてＤＲＡＭコントロー
ラ１に与えられるデータである。システムバッファペー
ジ（SysBufPage）８の上位１３ビットのアドレス情報
（ページを特定するアドレス）と前記Ａ［１１：０］の
１２ビットのアドレスとを図のごとく加算してＤＲＡＭ
２をアクセスするための２４ビットのアドレスを生成す
る。また、システムコントローラインターフェース３の
リクエスト制御部３ａは、アクセス信号（CS1B,REB,WE
B）に基づいてリクエスト（Ｒｅｑ）信号を生成しＤＲ
ＡＭコントローラ１にアクセスする。他のマスターにつ
いても同様に構成される。

【００３３】図６は、図１のデータ処理回路にてデコー
ド処理を実行した場合の信号フローを示した説明図であ
る。このデコード処理では、記録媒体から読み出された
データがＤＳＰ１９を経てCD-DA インプットおよびサブ
コードインプットとしてデータ処理回路１００に与えら
れ、このデータ処理回路１００およびＤＲＡＭ２を経由
してＡＴアタッチメント１８に与えられる。前記データ
（約３Ｋバイト量）は、ブロック同期信号（BSYNC ）に
同期して、CDバッファページ（CDBufPage ）で示される
ページおよびサブコードバッファページ（SubBufPage）
で示されるページに格納されていく（同図（ａ）（ｂ）
（ｃ）（ｄ）（ｅ）参照）。セクタープロセッサーバッ
ファページ（SPBufPage ）は、セクタープロセッサー
（Sector Processer）が既に書き込まれたデータを用い
て誤り検出処理等を行うため、CDバッファページ（CDBu
fPage ）で示されるページよりも前のページに対応する
値を保有する（同図（ｆ）（ｇ）参照）。なお、追いつ
くことが避けられればよいので、どれくらい前であるか
は問わないものであり、また、これに関する制御につい
ては、後述する。

【００３４】そして、システムコントローラインターフ
ェース（System Controller if）は、上記セクタープロ
セッサー（Sector Processer）による処理済のデータの
うちの必要な部分（例えば、約２Ｋバイト量）をバッフ
ァリングエリア（Bufferingarea）に格納する。そのた
め、まずセクタープロセッサーバッファページ（SPBufP
age ）で示されるページよりも前のページに対応する値
にて読出動作を行い、バッファリングエリア（Bufferin
g area）のｎ＋１ページに前記処理済データのうちの必
要な部分の書込動作を行う（同図（ｈ）（ｉ）参照）。
ホストインターフェース（Host if ）は、バッファリン
グエリア（Buffering area）に格納された訂正済データ
を取り出してＡＴアタッチメント１８に与えるべく、ホ
スト用のページコントロール部１４の内部に有する転送
カウンター（転送数がセットされる）とHostBufPage1
（デコード時はバッファリングエリア用のページ指定バ
ッファとして機能する）より指定される転送開始アドレ
スにて、上記バッファリングエリアの前記ｎ＋１ページ
から処理済のデータを読み出す（同図（ｊ）（ｋ）参
照）。なお、各マスターは、当該ページに対する処理を
終了すると、加算（ｉｎｃ）信号を出力して各ページコ
ントローラ１４に対してページの更新処理をさせること
になる。

【００３５】図７は、図１のデータ処理回路にてエンコ
ード処理を実行した場合の信号フローを示した説明図で
ある。このエンコード処理では、ＡＴアタッチメント１
８から与えられたデータがデータ処理回路およびＤＲＡ
Ｍ２を経由してＤＳＰ１９（ＥＦＭエンコーダ）に与え
られる。ホストインターフェース（Host if ）４は、デ
ータをホストバッファページ（HostBufPage0）で示され
るページに転送する（同図（ａ）（ｂ）参照）。なお、
他のマスターはＣＤエンコーダから出力される１セクタ
ー処理単位であるＥＳＦＳ（Encode Subcode Frame Syn
c ）ごとにページ単位の処理を完了するように制御され
る（同図（ｅ）参照）。セクタープロセッサー（Sector
Processer）５は、ホストインターフェース４が既に書
き込んだデータを用いてパリティ付加処理を行うため、
セクタープロセッサーバッファページ（SPBufPage ）
は、ホストバッファページ（HostBufPage0）で示される
ページよりも前のページに対応する値を保有する（同図
（ｃ）（ｄ）参照）。

【００３６】そして、CD-DA インターフェース６は、上
記セクタープロセッサー（Sector Processer）による処
理済のデータをＤＳＰ１９（ＥＦＭエンコーダ）に与え
るべく、セクタープロセッサーバッファページ（SPBufP
age ）で示されるページよりも前のページに対応するCD
バッファページ（CDBufPage ）の値にて読出動作を行う
（同図（ｆ）（ｇ）参照）。なお、同図（ｇ）のTrn 0,
Trn 1 …は、それぞれＣＤ−ＲＯＭセクターに対応する
データである。サブコードインターフェース（Subcode
if）７も同様、上記セクタープロセッサー（Sector Pro
cesser）による処理済のデータをＤＳＰ１９（ＥＦＭエ
ンコーダ）に与えるべく、セクタープロセッサーバッフ
ァページ（SPBufPage ）で示されるページよりも前のペ
ージに対応するサブコードバッファページ（SubBufPag
e）の値にて読出動作を行う（同図（ｈ）（ｉ）参
照）。なお、同図（ｉ）のTrn 0,Trn 1 …は、それぞれ
サブコードフレーム９６バイトに対応するデータであ
る。

【００３７】ＥＦＭエンコーダでは、前記ＣＤデータと
サブコードデータを合わせてＥＦＭし、シリアルデータ
に変換し、記録媒体への書込データとして図示しないレ
ーザーピックアップへ出力する。

【００３８】このように、バッファＲＡＭ構成をページ
ングエリア（Paging area ）とバッファリングエリア
（Buffering area）とに分け、デコード時においてバッ
ファリングエリアにはＡＴアタッチメントが必要とする
データ（元のページに格納されていた量よりも少なくな
っている（略３Ｋバイト→略２Ｋバイト））を格納する
ようにしたので、メモリの利用効率を格段に向上させる
ことができる。

【００３９】ここで、エンコード時においては、ＡＴア
タッチメント１８から与えられたデータがＤＲＡＭ２の
バッファＲＡＭ内の所定のページに格納されて各マスタ
ーがページにアクセスして順次処理し、最終的にＥＦＭ
エンコーダに与えるべきデータがシリアル出力されてい
くことになるが、このときには本来なら、各ページには
メインデータであるユーザーデータとともにサブコード
データの全てが格納される。サブコードデータは、Ｐ，
Ｑ，Ｒ，Ｓ，Ｔ，Ｕ，Ｖ，Ｗといった記号で表されるデ
ータから成るものであり、特にサブコードＱデータは、
時間にかかわる情報であり、自動生成が可能であるが、
このサブコードＱデータをページングエリア（Paging a
rea ）のページにおいて生成するには、当該ページに頻
繁にアクセスしなければならず、マスター間のアクセス
調停の頻度が高くなって処理速度が低下する。更に、当
該サブコードＱデータをページに格納する回路を必要と
する構成では、回路が複雑化する。また、サブコードＰ
データとは、曲間に関する情報であって１セクター内の
サブコード（９６バイト）中で１又は０のいずれかとさ
れるものであり、自動生成が可能であるが、このように
９６バイトに同一データを格納するために頻繁にアクセ
スしなければならず、マスター間のアクセス調停の頻度
が高くなって処理速度が低下する。更に、当該サブコー
ドＰデータをページに格納する回路を必要とする構成で
は、回路が複雑化する。

【００４０】そこで、エンコード時においても前記バッ
ファリングエリアを活用する手法について説明してい
く。図８はサブコードデータのサブコードＱデータとサ
ブコードＰデータの元データをバッファリングエリア上
で自動生成し（これを自動生成データといい、図８では
符号３０を付記している）、エンコード時にこの自動生
成データを他のサブコード部分と合わせてシリアル出力
するようにした構成を示した説明図である。自動生成デ
ータとしては、各グループ（ＴＮＯやＩＮＤＥＸ等）の
意味付け等を担うＣｏｎｔ／Ａｄｒ、例えば１曲目は第
何トラックナンバーからといった情報を担うＴＮＯ、所
定の情報を担ＩＮＤＥＸ、相対時間（ＲＭＩＮ，ＲＳＥ
Ｃ，ＲＦＲＡＭＥ）、ＺＥＲＯ、絶対時間（ＡＭＩＮ，
ＡＳＥＣ，ＡＦＲＡＭＥ）、ＭＯＤＥ、Ｒｅｐｅａｔ、
ＰＯＩＮＴ、及びＰＭＳＥから成る。１秒は７５フレー
ム（セクター）とされており、絶対時間はスタートの時
間さえ決めれば後は自動生成でき、相対時間も初期値さ
え決めれば後は自動生成することができる。

【００４１】この自動生成の詳細を図８乃至図１０を用
いて説明する。なお、図９（ａ）はバッファＲＡＭ構成
を示し、同図（ｂ）は１ページの構成を示し、同図
（ｃ）はサブコード用のバッファリングデータエリア構
成を示し、同図（ｄ）は自動生成データを示し、同図
（ｅ）はページ内のサブコードデータを示している。図
１０（ａ）は、図９（ｅ）と同様、ページ内のサブコー
ドデータを示し、図１０（ｂ）は図９（ｄ）と同様、自
動生成データを示し、図１０（ｃ）は自動生成データを
他のサブコード部分（Ｐ，Ｒ〜Ｗ又はＲ〜Ｗ）に組み込
んでなるアウトプットデータ構成を示した図である。

【００４２】（サブコードＱデータの生成）自動生成デ
ータ３０にて各フレーム毎のサブコードＱデータを生成
する。自動生成データ３０は、１６バイト（Ｏｆｆｓｅ
ｔ０ｘ００〜０ｘ０Ｆ）単位で構成される。なお、図
８はエンコード時を示しているので、図８においては、
ＣＲＣにかかわる０ｘ０Ａと０ｘ０Ｂの領域を省略して
いる。

【００４３】ＲＴＩＭカウンター３１、ＺＥＲＯカウン
ター３２、及びＡＴＩＭカウンター３３には、ｌｏａｄ
＝１（ＭＯＤＥに格納される８ビットデータ中の所定ビ
ットが１）のとき、Ｏｆｆｓｅｔ０ｘ０３〜０ｘ０９
（ＲＭＩＮ〜ＡＦＲＡＭＥ）のデータが初期値として格
納される。一方、ｌｏａｄ＝０（ＭＯＤＥに格納される
８ビットデータ中の所定ビットが０）のとき、ＭＯＤＥ
に格納される８ビットデータの所定ビットが０か１か
（又は１か０か）によってフレーム毎にインクリメント
／デクリメントを行う。そして、フレーム毎にデクリメ
ントされるＲｅｐｅａｔにおいてＲｅｐｅａｔ＝０とな
ると、ｎ（リングエンドページ）＋１とＰＯＩＮＴで示
されるバッファリングエリア（Buffering area）内の自
動生成データに対して処理を行う（図９参照）。なお、
ＰＯＩＮＴの初期値は０である。

【００４４】セレクター３４は、ＲＴＩＭｓｅｌｅｃｔ
＝１（ＭＯＤＥに格納される８ビットデータ中の所定ビ
ットが１）のときＲＴＩＭカウンター３１の値を選択
し、これをエンコードサブＱデータ３７を構成するもの
として出力する。

【００４５】セレクター３５は、ＺＥＲＯｓｅｌｅｃｔ
＝１（ＭＯＤＥに格納される８ビットデータ中の所定ビ
ットが１）のときＺＥＲＯカウンター３２の値を選択
し、これをエンコードサブＱデータ３７を構成するもの
として出力する。

【００４６】セレクター３６は、ＡＴＩＭｓｅｌｅｃｔ
＝１（ＭＯＤＥに格納される８ビットデータ中の所定ビ
ットが１）のときＡＴＩＭカウンター３３の値を選択
し、これをエンコードサブＱデータ３７を構成するもの
として出力する。

【００４７】そして、各フレーム毎にエンコードサブＱ
データ３７はラッチされ、このラッチされたデータに対
してＣＲＣ演算器３９はＣＲＣ３８を計算し付加する。

【００４８】（サブコードＰデータの生成）サブコード
Ｐデータは、各フレーム毎にバッファリングエリア（Bu
ffering area）に格納される前述の自動生成データ３０
によって生成されるか、又はページングエリア（Paging
area ）に格納されるデータによって生成される。具体
的には、サブコードＰデータを出力するセレクター４３
は、ｕｓｅＰＭＳＢ＝１（ＭＯＤＥに格納される８ビ
ットデータ中の所定ビットが１）のとき、ＰＭＳＢ（７
ビット）の値をエンコードサブＰデータとして出力し、
ｕｓｅＰＭＳＢ＝０（ＭＯＤＥに格納される８ビット
データ中の所定ビットが０）のとき、ページングエリア
４５に格納されているＰの値（セレクター４４にて選択
される）をエンコードサブＰデータとして出力する。

【００４９】他のサブコードデータ（Ｒ〜Ｗ）は、ＥＦ
Ｍエンコーダ４０からのリクエスト（ＥＳＵＢＲＥＱ
Ｂ）ごとにカウントされるオフセットカウンター４１の
値により、９６バイト中からセレクター４２，４４によ
り選択される。選択された１バイトは、エンコードサブ
コードシリアルデータとしてＥＦＭエンコーダ４０に出
力される。

【００５０】以上説明したように、エンコード時におい
ても前記バッファリングエリアを活用してサブコードＰ
データやサブコードＱデータを自動生成し、かかる自動
生成データをＥＦＭエンコーダに対するシリアル出力に
際して他のサブコードデータに付加するようにしたか
ら、ページングエリアにサブコードＰデータやサブコー
ドＱデータを格納する場合の処理速度の低下や回路構成
の複雑化を回避することができる。

【００５１】さて、前述の図６（デコード時）および図
７（エンコード時）の説明で述べたように、或るマスタ
ーが或るページを処理した後に他のマスターが当該ペー
ジを処理するというように、その処理順序が決まってい
るから、前記他のマスターの処理ページが前記或るマス
ターの処理ページに追いついてしまうことは許されな
い。その一方、各マスターは各自のタイミングで処理を
進めるため、当該タイミングで勝手にページが更新され
ていってしまう。そこで、データ処理回路１００には、
ページレジスターを調べ、追いつきそうになるのを検出
する検出回路５００（図１１参照）が備えられている。

【００５２】ここで考慮すべきは、エンコード時とデコ
ード時とでは、二つのマスター間での処理順序が逆転す
ること、及びページングエリア（Paging area ）がリン
グバッファ構成を採っている点である。リングバッファ
構成を採っている点については、図４のステップ５にお
けるトグル処理による各フラグ（図４では、ＣＤＢｕｆ
Ｆｌｇのみ示すが、その他にＳＰＢｕｆＦｌｇおよびＨ
ｓｔＢｕｆＦｌｇがある。）の状態が役立てられる。例
えば、ホストバッファページ（HostBufPage0）とCDバッ
ファページ（CDBufPage ）とに着目すると、デコード時
にはCDバッファページ（CDBufPage ）が先行する値を保
有することになり、ＣＤＢｕｆＦｌｇとＨｓｔＢｕｆＦ
ｌｇとが同じ状態を示すのであれば、そのまま減算する
ことで差分を知ることができる（図１２（ａ）参照）。
一方、どちらかのフラグが反転していれば、例えば、CD
バッファページ（CDBufPage ）においてリング折り返し
が生じたとして、CDバッファページ（CDBufPage ）の値
にリングエンドページ（RingEndPage ）の値を加算した
値からホストバッファページ（HostBufPage0）の値を減
算することで差分を知ることができる（図１２（ｂ）参
照）。

【００５３】図１１は、検出回路５００の回路ブロック
図である。シーケンサ（ＰＡＧＥＴＩＭ）５５は、演算
制御を行う機能ブロックであり、前記各フラグ（Ｆｌ
ｇ）の値およびエンコード／デコード識別信号（ＥＮＣ
／ＤＥＣＢ）から差分演算を行う二組のペレージレジス
ターを選ぶようセレクター（４ｔｏ１ｍｕｘ×２）５３
にセレクト信号を与える。更に、演算方法を決定し、こ
の演算方法を示す情報を演算器（１３ｂｉｔＳｕｂ／
Ａｄｄｅｒ）５４に与える。

【００５４】セレクター５３は、CDバッファページ（CD
BufPage ）、セクタープロセッサーバッファページ（SP
BufPage ）、ホストバッファページ（HostBufPage0）の
うちから２つの値を前記セレクト信号に基づいて選択し
て出力する。なお、リングエンドページ（RingEndPage
）を入力しているのは、リングの折り返しが生じてい
る場合に、このリングエンドページの値を所定のバッフ
ァページの値に加算するためである。

【００５５】演算器５４は、前記セレクター５３から出
力される二つのバッファページ値を入力し、前記演算方
法を示す情報に基づいて所定の差分算出処理を実行し、
差分値を比較器（Ｃｏｍｐａｒａｔｅｒ）５１に与え
る。

【００５６】セレクター（２ｔｏ１ｍｕｘ）５０は、オ
ーバーランページの値（最大７）とアンダーランページ
の値（最大７）のいずれかを選択して比較器５１に与え
る。オーバーランとは、例えばデコードにおいては、先
行すべきものであるCD-DA インターフェースが先行しす
ぎ、折り返し状態で後行すべきものであるホストの未転
送ページに書き込みを行ってしまうような場合をいい、
アンダーランとは、例えばデコードにおていは、後行す
べきものであるホストが先行すべきものであるセクター
プロセッサーの未処理ページを読み込む場合をいう。

【００５７】比較器５１は、オーバーランページの値ま
たはアンダーランページの値と、前記演算器５４の差分
値とを比較し、比較結果を割込制御部５２に与える。

【００５８】割込制御部５２は、比較結果に基づいてシ
ステムコントローラに対する割込信号を生成する。

【００５９】割込発生時のCD-DA インターフェース（CD
-DA if）、セクタープロセッサー（Sector Processe
r）、ホストインターフェース（Host if ）の動作、及
び割込発生の判定条件を下記の表２に示す。

【００６０】

【表２】

【００６１】上記の表２に示した条件設定に係わる各種
計算を行うために複数の演算器を備えるとすると、回路
構成が複雑化するが、上記図１１の回路構成のごとく、
一つの演算器５４を備え、シーケンサ（ＰＡＧＥＴＩ
Ｍ）５５の制御で時分割で必要な計算を必要なタイミン
グで行うようにしたので、複数の演算器を備える場合に
比べて回路構成の簡素化を図ることができる。

【００６２】ここで、エンコード時には、CD-DA インタ
ーフェースは記録媒体への書き込み処理に関与している
ため、他のマスターの所定のページに対する処理が終了
するまで当該ページに対する処理を待つといったことは
できない。即ち、CD-DA インターフェースがセクタープ
ロセッサーの未処理領域に達してしまうアンダーラン割
込が発生することは、記録媒体への書き込みデータを準
備できないことを意味する。従って、記録媒体への書き
込みデータとして何らかのデータを準備する必要があ
る。そこで、書き込むべきデータの代わりに、無効デー
タであることを示す例えば０ｘ０００（０Ｆｉｌｌ）を
書き込むように制御する。どこまで書き込むかは、ホス
トバッファページ（HostBufPage1）の内容で定まる。こ
こで、いまからデータを書き込もうとする領域というの
は予めホスト（ＡＴアタッチメント）から転送されてく
るのであり、そのサイズは分かっているから、このサイ
ズに相当する最終ページも計算から分かる。最後ページ
まで書く途中にアンダーランに対する異常報知が出され
て０ｘ０００を書くのなら、最終ページのところをホス
トバッファページ（HostBufPage1）に設定してけばよ
い。即ち、書き始める際にそのデータが決まった時点で
ホストバッファページ（HostBufPage1）の値を決定する
ことができる。

【００６３】なお、表２中では、「HostBufPage0からHo
stBufPage1−（マイナス）１までのＴＦＭＴ（トランス
ファフォーマット）で指定した領域に対し０Ｆｉｌｌ」
としている。ここで、ホストはページの区切りを何ら気
にせずに連続したデータを転送してくる。この連続した
データがどのような構成かをＴＦＭＴで指定することが
できる（当該指定を行うビット列が存在している）。０
Ｆｉｌｌを行うときには、サブコードは関係なく、メイ
ンデータ（ユーザデータ）に対応する部分に対してのみ
行えばよいので、このような処理を各ページにおいて、
前記ＴＦＭＴで指定したメインデータに対応する部分に
対してのみ行うようにしている。

【００６４】図１３は、このための制御内容を示したフ
ローチャートである。アンダーラン割込が発生すると
（ステップ１０）、割込処理に移行し（ステップ１
１）、まず、HostBufPage0が示すページがHostBufPage1
が示すページより大きいか否かを判断する（ステップ１
２）。HostBufPage0が示すページがHostBufPage1が示す
ページに達していなければ書き込みデータ（HostBufWri
teData）を０ｘ０００とし、HostBufPage0で示される１
ページに転送する（ステップ１３）。そして、転送終了
後、HostBufPage0をインクリメントし（ステップ１
４）、ステップ１２に進む。そして、HostBufPage0が示
すページがHostBufPage1が示すページの１ページ前にな
ると、アンダーラン割込処理から抜け出す。

【００６５】図１４は、前記図１１の回路で構成される
回路５００を内包する割込発生回路６０と、この割込発
生回路６０が発生したオーバーラン割込とアンダーラン
割込をシステムコントローラに実際に与えるのか、又は
与えるとしても他の割込との関係等においてどのような
優先順位であたえるのかといった制御を担う回路であ
る。割込発生回路６０から出力される各割込は、アンド
回路６２，６３の一方の入力ゲートにそれぞれ入力され
る。アンド回路６２，６３の他方の入力ゲートには、そ
れぞれマスク設定回路６１からのマスクをするか否かの
情報（０／１）が入力されるようになっている。アンド
回路６２，６３の出力は、セレクター６６，６７により
IntGrpSel0、又はIntGrpSel1の設定によってGrp0とGrp1
とに分けられる。そして、Grp0とGrp1は、オア回路６
９，７０によってInt0，Int1として出力さる。

【００６６】ここで、異なる複数の割込が発生する場合
において一つの割込入力しかない場合は、割込にレベル
を設定することができない。従って、異常処理時に発生
する割込も、正常終了にて発生する割込も、同一に扱わ
れることになり、割込が発生する度に要因を調査するこ
とになる。これでは、システムコントローラでの処理が
複雑化し、割込が集中した場合の処理時間の増大を招
く。上述のごとく、セレクター６６，６７によりIntGrp
Sel0、又はIntGrpSel1の設定によってGrp0とGrp1とに分
けられるように構成したから、要因調査を不要にして処
理速度の向上や処理の簡易化を図ることができる。

【００６７】また、前記図１４において、アンド回路６
２，６３にてアンドされる前の信号とアンドされた後の
信号は、それぞれセレクター６４，６５に与えられ、In
sSrc信号の設定によっていずれかが選択されてステータ
ス６８に出力される。

【００６８】ここで、任意の割込を処理する場合、オー
バーヘッド軽減のためにその発生要因を割込としてでは
なく、ポリーングすることで処理したい場合があり、こ
の場合において割込要因であるオーバーラン割込とアン
ダーラン割込がマスクされてしまうと、システムコント
ローラはポーリング処理が行えない。上述のごとく、マ
スク設定していたとしても、ステータス６８にてマスク
前の情報を取得することで割込を発生せずにポーリング
処理を行うことが可能となり、処理の効率化が図られる
ことになる。

【００６９】

【発明の効果】以上説明したように、ページ単位でデー
タの時間関係を保持することによって管理テーブルを不
要にし、システム制御部の負担を軽減することができ
る。そして、このようにページ単位で処理する場合のメ
モリ使用効率の悪さをページ領域とバッファ領域に分け
ることで解消し、更に、上記バッファ領域を有効に活用
して処理速度を向上させることができる。また、上記ペ
ージ領域をリング構造とすることに伴う諸処理を好適に
行うことができるという効果を奏する。

【図面の簡単な説明】

【図１】この発明のデータ処理回路およびその周辺回路
を示すブロック図である。

【図２】この発明のバッファＲＡＭの構成を示す説明図
である。

【図３】この発明の各ページのフォーマットを示す説明
図である。

【図４】この発明のページ更新制御の内容を示すフロー
チャートである。

【図５】この発明のシステムコントローラインターフェ
ースのリクエスト部とＤＲＡＭコントローラとバッファ
マネージャとの関係を示すブロック図である。

【図６】この発明のデコード時の信号フローを示す図で
ある。

【図７】この発明のエンコード時の信号フローを示す図
である。

【図８】この発明のサブコードＰ，Ｑデータの生成の様
子を示す説明図である。

【図９】この発明の主にバッファリングエリア（Buffer
ing area）構成を示す説明図である。

【図１０】この発明の生成されたサブコードＰ，Ｑデー
タと他のデータとを合わせる様子を示した説明図であ
る。

【図１１】この発明のオーバーランやアンダーランに対
する報知を行う検出回路を示したブロック図である。

【図１２】この発明のデコード時におけるリングページ
領域折り返しが無い場合と折り返しが有る場合のオーバ
ーラン判定式を示す説明図である。

【図１３】この発明のエンコード時のアンダーランに対
する処理内容を示すフローチャートである。

【図１４】この発明のオーバーランやアンダーランに対
する報知を二つのレベルの割込で処理したりマスクした
りする回路のブロック図である。

【符号の説明】

１ＤＲＡＭコントローラ２ＤＲＡＭ３システムコントローラインターフェース（System
Controller if）４ホストインターフェース（Host if ）５セクタープロセッサー（Sector Processer）６ CD-DA インターフェース（CD-DA if）７サブコードインターフェース（Subcode if）８システムバッファページ（SysBufPage）９ａホストバッファページ（HostBufPage0）９ｂホストバッファページ（HostBufPage1）１０リングエンドページ（RingEndPage ）１１サブコードバッファページ（SubBufPage）１２ CDバッファページ（CDBufPage ）１３サブコードバッファページ（SubBufPage）１４ページコントローラ１５アドレスジェネレータ１６バッファマネージャ１７システムコントローラ１８ＡＴＡ１９ＤＳＰ

Claims

【特許請求の範囲】

【請求項１】外部から入力したデータをバッファメモ
リに格納し、前記バッファメモリにアクセスしてデータ
を処理し、外部に出力するデータ処理回路において、前
記データの入出力や前記データ処理に関与する複数の主
処理回路と、各主処理回路が前記バッファメモリの任意
のページをアクセスするためのポインターとして用いら
れるページレジスターと、各主処理回路の指示によって
前記ページレジスターの更新制御を行う更新制御部と、
前記バッファメモリをリングページ領域としてアクセス
するためのエンドページを設定するエンドページ設定手
段と、前記エンドページ以降のメモリ領域をバッファリ
ングエリアとして用い、特定の主処理回路からの要求に
応じて前記バッファリングエリアに対するアクセスを行
うメモリ制御手段とを備えたことを特徴とするデータ処
理回路。
【請求項２】エンコード処理時に単位データごとにサ
ブコードデータを構成する特定のデータの元になる元デ
ータをバッファリングエリア上に配置し、当該元データ
から前記特定のデータを生成する手段と、前記特定のデ
ータを前記リングページ領域中に保持されているサブコ
ードデータを構成する他のデータと合わせて出力する手
段とを備えていることを特徴とする請求項１に記載のデ
ータ処理回路。
【請求項３】各ページレジスター間の差分値に基づい
て異常回避処理を行う異常回避手段を備えていることを
特徴とする請求項１又は請求項２に記載のデータ処理回
路。
【請求項４】前記異常回避手段は、各ページレジスタ
ー間の差分値を算出する差分値算出手段と、設定差分値
を保持する設定差分値保持手段と、前記算出された差分
値と設定差分値とを比較する手段と、この比較結果に基
づいて異常処理が近づいていることを報知する報知手段
とを備えてなることを特徴とする請求項３に記載のデー
タ処理回路。
【請求項５】前記差分値算出手段は、各ページレジス
ターがリングページ領域を折り返す度に反転するフラグ
と、各フラグの反転情報に基づいて差分値算出式を選択
する手段を備えてなることを特徴とする請求項４に記載
のデータ処理回路。
【請求項６】前記差分値算出手段は、エンコード状態
かデコード状態かを示す情報に基づいて差分値算出式を
選択する手段とを備えてなることを特徴とする請求項４
に記載のデータ処理回路。
【請求項７】前記リングページ領域と前記バッファリ
ングエリアの両方にアクセス可能とされる主処理回路が
前記バッファメモリの任意のページをアクセスするため
のポインターとして用いられるページレジスターの他に
第２のページレジスターを備えるとともに、エンコード
時に前記異常回避手段からアンダーランについての異常
報知があった場合に、前記ページレジスターから前記第
２のページレジスターまでの領域に無効を示すデータを
書き込む手段を備えていることを特徴とする請求項３乃
至請求項６のいずれかに記載のデータ処理回路。
【請求項８】互いにレベルの異なる２以上の割込入力
端子を備えるとともに、前記異常回避手段からの異常報
知に基づく割込をどの割込入力端子に入力させるかを選
択する選択手段を備えていていることを特徴とする請求
項３乃至請求項７のいずれかに記載のデータ処理回路。
【請求項９】前記異常回避手段からの異常報知に基づ
く割込をマスクする手段と、前記マスク手段によるによ
るマスク後の信号とマスク前の信号とを入力していずれ
かをステータス部に与える選択手段とを備えたことを特
徴とする請求項３乃至請求項８のいずれかに記載のデー
タ処理回路。