JPH05160146A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH05160146A JPH05160146A JP32160291A JP32160291A JPH05160146A JP H05160146 A JPH05160146 A JP H05160146A JP 32160291 A JP32160291 A JP 32160291A JP 32160291 A JP32160291 A JP 32160291A JP H05160146 A JPH05160146 A JP H05160146A
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- Japan
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- drain regions
- oxide film
- heat treatment
- semiconductor substrate
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- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【構成】 シリコン基板１上にゲート酸化膜２及びゲー
トポリシリコン膜３を形成後、ＣＶＤ法により、シリコ
ン酸化膜を堆積する。次に、ＲＩＥ法及びＨＦウェット
エッチング法により、シリコン基板１表面を露出させな
がら、サイドウォール４を形成する。次に、リンを１０
〜２０ＫｅＶの加速エネルギーで必要ドーズ量をイオン
注入し、６００〜８００℃で１〜２時間熱処理を行っ
て、ソース／ドレイン領域８を形成する。 【効果】 結晶欠陥が減少し、リーク電流の低下がみら
れ、歩留りが向上する。
トポリシリコン膜３を形成後、ＣＶＤ法により、シリコ
ン酸化膜を堆積する。次に、ＲＩＥ法及びＨＦウェット
エッチング法により、シリコン基板１表面を露出させな
がら、サイドウォール４を形成する。次に、リンを１０
〜２０ＫｅＶの加速エネルギーで必要ドーズ量をイオン
注入し、６００〜８００℃で１〜２時間熱処理を行っ
て、ソース／ドレイン領域８を形成する。 【効果】 結晶欠陥が減少し、リーク電流の低下がみら
れ、歩留りが向上する。
Description
【０００１】
【産業上の利用分野】本発明は、ＬＤＤ構造を有する半
導体装置の製造方法、特に浅い接合深さのソース／ドレ
イン領域の形成方法に関するものである。
導体装置の製造方法、特に浅い接合深さのソース／ドレ
イン領域の形成方法に関するものである。
【０００２】
【従来の技術】図２の従来の接合深さｘｊ＝０．５〜
１．０μｍの浅い接合深さのソース／ドレイン領域形成
工程図に基づいて、従来の技術について説明する。
１．０μｍの浅い接合深さのソース／ドレイン領域形成
工程図に基づいて、従来の技術について説明する。
【０００３】まず、Ｐ型シリコン基板１上に活性領域及
びフィールド酸化膜からなる素子分離領域を形成するこ
とによって、素子形成領域を確保した後、ゲート酸化膜
として、シリコン酸化膜２を形成し、その上部に３５０
０〜４０００Åの厚さのゲートポリシリコン膜３を形成
し、ＣＶＤ法でシリコン酸化膜を２５００〜３５００Å
の厚さで堆積させ、ゲートポリシリコン膜３にシリコン
酸化膜から成るサイドウォール４を反応性イオンエッチ
ング（ＲＩＥ）法及びＨＦウェットエッチング法によっ
て形成するとともに、シリコン基板１上に約１００〜４
００Åのシリコン酸化膜５を形成する。
びフィールド酸化膜からなる素子分離領域を形成するこ
とによって、素子形成領域を確保した後、ゲート酸化膜
として、シリコン酸化膜２を形成し、その上部に３５０
０〜４０００Åの厚さのゲートポリシリコン膜３を形成
し、ＣＶＤ法でシリコン酸化膜を２５００〜３５００Å
の厚さで堆積させ、ゲートポリシリコン膜３にシリコン
酸化膜から成るサイドウォール４を反応性イオンエッチ
ング（ＲＩＥ）法及びＨＦウェットエッチング法によっ
て形成するとともに、シリコン基板１上に約１００〜４
００Åのシリコン酸化膜５を形成する。
【０００４】次に、ゲートポリシリコン膜３及びサイド
ウォール４をマスクとしてソース／ドレイン領域となる
領域にシリコン酸化膜５を介して、ヒ素（Ａｓ）等をイ
オン注入を行う。その後、ソース／ドレイン領域の不純
物を拡散させるため、例えば、８００℃の温度で１時間
の中温熱処理を行う（図２（ａ））。
ウォール４をマスクとしてソース／ドレイン領域となる
領域にシリコン酸化膜５を介して、ヒ素（Ａｓ）等をイ
オン注入を行う。その後、ソース／ドレイン領域の不純
物を拡散させるため、例えば、８００℃の温度で１時間
の中温熱処理を行う（図２（ａ））。
【０００５】次に、ソース／ドレイン領域の外方拡散を
抑制するためにシリコン酸化膜５上にＮＳＧ膜６を堆積
し、その上にＮＳＧ膜６上の層間段差を少なくするため
に、ＢＰＳＧ膜７を堆積して、その後、例えば、９５０
℃で３０分間の高温熱処理を行い、ソース／ドレイン領
域８を形成する。
抑制するためにシリコン酸化膜５上にＮＳＧ膜６を堆積
し、その上にＮＳＧ膜６上の層間段差を少なくするため
に、ＢＰＳＧ膜７を堆積して、その後、例えば、９５０
℃で３０分間の高温熱処理を行い、ソース／ドレイン領
域８を形成する。
【０００６】
【発明が解決しようとする課題】しかし、上記方法を用
いた場合、イオン注入時にシリコン酸化膜５を通して行
われるため、シリコン酸化膜５中の酸素原子がイオンと
ともに、シリコン基板１に打ち込まれることになり、シ
リコン基板１に打ち込まれた酸素はシリコン基板１内に
結晶欠陥９を発生させるという問題があり、この結晶欠
陥９はその後の熱処理によっても消失せず、半導体装置
の電気的リークの原因となり、歩留り低下の原因となっ
ている。
いた場合、イオン注入時にシリコン酸化膜５を通して行
われるため、シリコン酸化膜５中の酸素原子がイオンと
ともに、シリコン基板１に打ち込まれることになり、シ
リコン基板１に打ち込まれた酸素はシリコン基板１内に
結晶欠陥９を発生させるという問題があり、この結晶欠
陥９はその後の熱処理によっても消失せず、半導体装置
の電気的リークの原因となり、歩留り低下の原因となっ
ている。
【０００７】また、ヒ素（Ａｓ）を用いたイオン注入に
よるＮ+拡散領域では、ヒ素イオンはクラスタとなるた
め、結晶欠陥９を形成しやすい。
よるＮ+拡散領域では、ヒ素イオンはクラスタとなるた
め、結晶欠陥９を形成しやすい。
【０００８】本発明は、結晶欠陥の発生を抑制し、歩留
りの高い、浅い接合深さのソース／ドレイン領域を有す
る半導体装置の製造方法を提供することを目的とする。
りの高い、浅い接合深さのソース／ドレイン領域を有す
る半導体装置の製造方法を提供することを目的とする。
【０００９】
【課題を解決するための手段】本発明の半導体装置の製
造方法は、半導体基板上にサイドウォールを備えたゲー
ト部を形成し、ソース／ドレイン領域となる部分の半導
体基板表面を露出させる工程と、該工程後、リンを所定
の加速エネルギーでイオン注入し、所定の温度で熱処理
を行い、浅い接合深さのソース／ドレイン領域を形成す
る工程とを有することを特徴とするものである。
造方法は、半導体基板上にサイドウォールを備えたゲー
ト部を形成し、ソース／ドレイン領域となる部分の半導
体基板表面を露出させる工程と、該工程後、リンを所定
の加速エネルギーでイオン注入し、所定の温度で熱処理
を行い、浅い接合深さのソース／ドレイン領域を形成す
る工程とを有することを特徴とするものである。
【００１０】
【作用】上記構成を有する本発明を用いることにより、
従来より結晶欠陥の少ない、浅い接合深さのソース／ド
レイン領域が形成できる。
従来より結晶欠陥の少ない、浅い接合深さのソース／ド
レイン領域が形成できる。
【００１１】
【実施例】以下、一実施例に基づいて、本発明を詳細に
説明する。
説明する。
【００１２】図１は、本発明の一実施例の製造工程図で
あり、図１において、１はＰ型シリコン基板、２はゲー
ト酸化膜、３はゲートポリシリコン膜、４はサイドウォ
ール、８はソース／ドレイン領域を示す。
あり、図１において、１はＰ型シリコン基板、２はゲー
ト酸化膜、３はゲートポリシリコン膜、４はサイドウォ
ール、８はソース／ドレイン領域を示す。
【００１３】次に、製造工程を図１に基づいて説明す
る。まず、Ｐ型シリコン基板１上に活性領域及びフィー
ルド酸化膜からなる素子分離領域を形成することによっ
て、素子形成領域を確保した後、ゲート酸化膜として、
シリコン酸化膜２を形成し、その上部に３５００〜４０
００Åの厚さのゲートポリシリコン３を形成し、フォト
リソ・エッチング工程により、ゲート部を形成する。そ
の後、ＣＶＤ法を用いて、シリコン酸化膜を２５００〜
３５００Åの厚さで堆積させ、反応性イオンエッチング
（ＲＩＥ）法及びＨＦウェットエッチング法によって、
Ｐ型シリコン基板１の表面を露出させながら、ゲートポ
リシリコン膜３の側壁にサイドウォール４を形成する。
次に、リンイオンを１０〜２０ＫｅＶの低加速エネルギ
ーで必要ドーズ量を注入する（図１（ａ））。
る。まず、Ｐ型シリコン基板１上に活性領域及びフィー
ルド酸化膜からなる素子分離領域を形成することによっ
て、素子形成領域を確保した後、ゲート酸化膜として、
シリコン酸化膜２を形成し、その上部に３５００〜４０
００Åの厚さのゲートポリシリコン３を形成し、フォト
リソ・エッチング工程により、ゲート部を形成する。そ
の後、ＣＶＤ法を用いて、シリコン酸化膜を２５００〜
３５００Åの厚さで堆積させ、反応性イオンエッチング
（ＲＩＥ）法及びＨＦウェットエッチング法によって、
Ｐ型シリコン基板１の表面を露出させながら、ゲートポ
リシリコン膜３の側壁にサイドウォール４を形成する。
次に、リンイオンを１０〜２０ＫｅＶの低加速エネルギ
ーで必要ドーズ量を注入する（図１（ａ））。
【００１４】次に、６００〜８００℃の低温で１〜２時
間の熱処理を行い、ソース／ドレイン領域を形成し、
（図１（ｂ））、その後、ＮＳＧ膜及びＢＰＳＧ膜の堆
積を行う。
間の熱処理を行い、ソース／ドレイン領域を形成し、
（図１（ｂ））、その後、ＮＳＧ膜及びＢＰＳＧ膜の堆
積を行う。
【００１５】
【発明の効果】以上、詳細に説明した様に、本発明を用
いることにより、リンイオンは、シリコン原子と原子半
径が近いので熱処理してもクラスタを作りにくいため、
シリコン基板に結晶欠陥が形成しにくい。また、低加速
エネルギーで注入することでアモルファス層は浅くな
り、低温処理でも充分無欠陥な接合深さ０．５〜１．０
μｍの浅いソース／ドレイン領域を形成でき、リーク電
流の低下がみられ、歩留りが向上する。
いることにより、リンイオンは、シリコン原子と原子半
径が近いので熱処理してもクラスタを作りにくいため、
シリコン基板に結晶欠陥が形成しにくい。また、低加速
エネルギーで注入することでアモルファス層は浅くな
り、低温処理でも充分無欠陥な接合深さ０．５〜１．０
μｍの浅いソース／ドレイン領域を形成でき、リーク電
流の低下がみられ、歩留りが向上する。
【図１】本発明の一実施例の製造工程図である。
【図２】従来技術による製造工程図である。
１ Ｐ型シリコン基板 ２ ゲート酸化膜 ３ ゲートポリシリコン膜 ４ サイドウォール ５ シリコン酸化膜 ６ ＮＳＧ膜 ７ ＢＰＳＧ膜 ８ ソース／ドレイン領域
Claims (1)
- 【請求項１】 半導体基板上にサイドウォールを備えた
ゲート部を形成し、ソース／ドレイン領域となる部分の
半導体基板表面を露出させる工程と、 該工程後、リンを所定の加速エネルギーでイオン注入
し、所定の温度で熱処理を行い、浅い接合深さのソース
／ドレイン領域を形成する工程とを有することを特徴と
する、半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32160291A JPH05160146A (ja) | 1991-12-05 | 1991-12-05 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32160291A JPH05160146A (ja) | 1991-12-05 | 1991-12-05 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05160146A true JPH05160146A (ja) | 1993-06-25 |
Family
ID=18134370
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP32160291A Pending JPH05160146A (ja) | 1991-12-05 | 1991-12-05 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05160146A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2001054182A1 (en) * | 2000-01-21 | 2001-07-26 | Advanced Micro Devices, Inc. | Control of transistor performance through adjustment of spacer oxide profile with a wet etch |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5444482A (en) * | 1977-09-14 | 1979-04-07 | Matsushita Electric Ind Co Ltd | Mos type semiconductor device and its manufacture |
| JPS63257231A (ja) * | 1987-04-14 | 1988-10-25 | Nec Corp | 半導体装置の製造方法 |
-
1991
- 1991-12-05 JP JP32160291A patent/JPH05160146A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5444482A (en) * | 1977-09-14 | 1979-04-07 | Matsushita Electric Ind Co Ltd | Mos type semiconductor device and its manufacture |
| JPS63257231A (ja) * | 1987-04-14 | 1988-10-25 | Nec Corp | 半導体装置の製造方法 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2001054182A1 (en) * | 2000-01-21 | 2001-07-26 | Advanced Micro Devices, Inc. | Control of transistor performance through adjustment of spacer oxide profile with a wet etch |
| US6492275B2 (en) | 2000-01-21 | 2002-12-10 | Advanced Micro Devices, Inc. | Control of transistor performance through adjustment of spacer oxide profile with a wet etch |
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