JPH05160693A - 遅延回路 - Google Patents
遅延回路Info
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- JPH05160693A JPH05160693A JP3060224A JP6022491A JPH05160693A JP H05160693 A JPH05160693 A JP H05160693A JP 3060224 A JP3060224 A JP 3060224A JP 6022491 A JP6022491 A JP 6022491A JP H05160693 A JPH05160693 A JP H05160693A
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- transistor
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- transistors
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Abstract
(57)【要約】
【目的】 入力信号の反転時間が必要とする出力の遅延
時間に近いときでも一定の遅延時間が得ることを目的と
する。 【構成】 差動信号Ｎ，Ｎ２が入力される２つのトラン
ジスタ３，４とコンパレータ８との間にトランジスタ
３，４のエミッタにトランジスタ１３，抵抗１１及びト
ランジスタ１４，抵抗１２とからなるレベルシフト回路
を設け、そのシフト量をトランジスタ１６，１７からな
るＥＣＬ回路と定電源１５とを用いて制御すし、コンパ
レータ８の基準側となるエミッタ出力のレベルシフト量
が大きくなるようにする。
時間に近いときでも一定の遅延時間が得ることを目的と
する。 【構成】 差動信号Ｎ，Ｎ２が入力される２つのトラン
ジスタ３，４とコンパレータ８との間にトランジスタ
３，４のエミッタにトランジスタ１３，抵抗１１及びト
ランジスタ１４，抵抗１２とからなるレベルシフト回路
を設け、そのシフト量をトランジスタ１６，１７からな
るＥＣＬ回路と定電源１５とを用いて制御すし、コンパ
レータ８の基準側となるエミッタ出力のレベルシフト量
が大きくなるようにする。
Description
【０００１】
【産業上の利用分野】この発明は半導体集積回路におけ
るＥＣＬ(emitter coupled logic) を用いて構成された
遅延回路に関するものである。
るＥＣＬ(emitter coupled logic) を用いて構成された
遅延回路に関するものである。
【０００２】
【従来の技術】図３は従来の遅延回路の回路図であり、
図において、１と２はＥＣＬレベルの差動入力端子、
３，４はそれぞれ差動入力端子１，２に入力された信号
をバッファするＮＰＮトランジスタ、５はＮＰＮトラン
ジスタ３，４のエミッタ間に接続され充放電を行うコン
デンサ、６，７は上記コンデンサ５の充放電電流となる
定電流源、８は上記ＮＰＮトランジスタ３及び４のそれ
ぞれのエミッタの信号を比較するコンパレータ回路、９
はエミッタの信号を比較したコンパレータ８の出力端
子、１０は以上のように構成された本回路を駆動させる
ための電圧源である。
図において、１と２はＥＣＬレベルの差動入力端子、
３，４はそれぞれ差動入力端子１，２に入力された信号
をバッファするＮＰＮトランジスタ、５はＮＰＮトラン
ジスタ３，４のエミッタ間に接続され充放電を行うコン
デンサ、６，７は上記コンデンサ５の充放電電流となる
定電流源、８は上記ＮＰＮトランジスタ３及び４のそれ
ぞれのエミッタの信号を比較するコンパレータ回路、９
はエミッタの信号を比較したコンパレータ８の出力端
子、１０は以上のように構成された本回路を駆動させる
ための電圧源である。
【０００３】次に動作について図４のタイミングチャー
トに沿って説明する。差動入力端子１，２に入力される
２つの信号のＨレベルが同じで、それぞれＥＣＬレベル
の振幅がＶ1 ，Ｖ2 の場合、時刻ｔ1 におけるコンデン
サ５の両端にはＶ2 と同じ電圧が充電されており，時刻
ｔ2 の時、トランジスタ４のエミッタ端子電圧ＶE4は入
力端子２の信号レベルが変動するＶ2 と等しい電圧だけ
上昇するので、トランジスタ３のエミッタ端子電圧ＶE3
もＶ2 と等しい電圧だけ上昇する。これによりトランジ
スタ３のベース・エミッタ間は逆バイアスされてカット
オフとなる。
トに沿って説明する。差動入力端子１，２に入力される
２つの信号のＨレベルが同じで、それぞれＥＣＬレベル
の振幅がＶ1 ，Ｖ2 の場合、時刻ｔ1 におけるコンデン
サ５の両端にはＶ2 と同じ電圧が充電されており，時刻
ｔ2 の時、トランジスタ４のエミッタ端子電圧ＶE4は入
力端子２の信号レベルが変動するＶ2 と等しい電圧だけ
上昇するので、トランジスタ３のエミッタ端子電圧ＶE3
もＶ2 と等しい電圧だけ上昇する。これによりトランジ
スタ３のベース・エミッタ間は逆バイアスされてカット
オフとなる。
【０００４】次に時刻ｔ3 の期間、定電流源６のシンク
電流Ｉ6によりコンデンサ５の電荷は放電され、この放
電はトランジスタ３が次にオンの状態になるまで続けら
れる。詳述すると、この放電の途中、トランジスタ３の
エミッタ端子電圧ＶE3は時刻ｔ2 からｔ3aの間にＶ2 下
がり、それまでＶE3＞ＶE4だったのが逆にＶE3＜ＶE4と
なり、コンパレータ８の出力９はＨからＬに反転する。
その後ｔ3bの間も定電流源６のシンク電流Ｉ6により放
電が続けられ、トランジスタ３のエミッタ端子電圧ＶE3
はさらにＶ1 と同じだけ電圧が下がり、その結果上記逆
バイアスがなくなりトランジスタ３はオンの状態になり
コンデンサ５の放電は終わる。ここで説明した時間ｔ3a
及びｔ3bはそれぞれ次式で表される。なおコンデンサ５
の容量値をＣとする。 ｔ3a＝Ｃ×Ｖ2 ／Ｉ6 ；ｔ3b＝Ｃ×Ｖ1 ／Ｉ6 … (1)
電流Ｉ6によりコンデンサ５の電荷は放電され、この放
電はトランジスタ３が次にオンの状態になるまで続けら
れる。詳述すると、この放電の途中、トランジスタ３の
エミッタ端子電圧ＶE3は時刻ｔ2 からｔ3aの間にＶ2 下
がり、それまでＶE3＞ＶE4だったのが逆にＶE3＜ＶE4と
なり、コンパレータ８の出力９はＨからＬに反転する。
その後ｔ3bの間も定電流源６のシンク電流Ｉ6により放
電が続けられ、トランジスタ３のエミッタ端子電圧ＶE3
はさらにＶ1 と同じだけ電圧が下がり、その結果上記逆
バイアスがなくなりトランジスタ３はオンの状態になり
コンデンサ５の放電は終わる。ここで説明した時間ｔ3a
及びｔ3bはそれぞれ次式で表される。なおコンデンサ５
の容量値をＣとする。 ｔ3a＝Ｃ×Ｖ2 ／Ｉ6 ；ｔ3b＝Ｃ×Ｖ1 ／Ｉ6 … (1)
【０００５】次に時刻ｔ4 〜ｔ6 の間では上記時刻ｔ1
〜ｔ3 の動作と全く同様となりｔ6a及びｔ6bは次式で表
される。 ｔ6a＝Ｃ×Ｖ1 ／Ｉ7 ；ｔ6b＝Ｃ×Ｖ2 ／Ｉ7 … (2)
〜ｔ3 の動作と全く同様となりｔ6a及びｔ6bは次式で表
される。 ｔ6a＝Ｃ×Ｖ1 ／Ｉ7 ；ｔ6b＝Ｃ×Ｖ2 ／Ｉ7 … (2)
【０００６】このように入力信号の反転時より時間ｔ3a
またはｔ6a後にコンパレータ８の出力９が反転し、入力
信号に対して時間ｔ3aまたはｔ6a分遅延された信号が得
られる。この遅延時間をそれぞれｔd1とｔd2とすると次
式で表される。 ｔd1＝ｔ3a＝Ｃ×Ｖ2 ／Ｉ6 … (3) ｔd2＝ｔ6a＝Ｃ×Ｖ1 ／Ｉ7 … (4)
またはｔ6a後にコンパレータ８の出力９が反転し、入力
信号に対して時間ｔ3aまたはｔ6a分遅延された信号が得
られる。この遅延時間をそれぞれｔd1とｔd2とすると次
式で表される。 ｔd1＝ｔ3a＝Ｃ×Ｖ2 ／Ｉ6 … (3) ｔd2＝ｔ6a＝Ｃ×Ｖ1 ／Ｉ7 … (4)
【０００７】
【発明が解決しようとする課題】従来の遅延回路は以上
のように構成されており、入力信号が反転しその反転時
より一定時間遅延された信号が得られるようになってい
るが、その必要とする一定の遅延時間（Ｔd ）の２倍の
時間（２・Ｔd ）よりも、入力信号が次に反転するまで
の時間（ＴI ）が短い時、例えばデューティ比が５０％
で周期Ｔの入力信号では、周期Ｔが４・Ｔd より短い
と、必要な遅延信号Ｔd が得られなくなるなどの問題点
があった。
のように構成されており、入力信号が反転しその反転時
より一定時間遅延された信号が得られるようになってい
るが、その必要とする一定の遅延時間（Ｔd ）の２倍の
時間（２・Ｔd ）よりも、入力信号が次に反転するまで
の時間（ＴI ）が短い時、例えばデューティ比が５０％
で周期Ｔの入力信号では、周期Ｔが４・Ｔd より短い
と、必要な遅延信号Ｔd が得られなくなるなどの問題点
があった。
【０００８】図５のタイミングチャートを用いて詳述す
ると、入力信号の反転周期が、必要とする遅延時間Ｔd
の２倍より短い場合、時刻ｔ2 から時間ｔ3a後、コンパ
レータ８の出力が反転して出力されるが、次に入力信号
が反転するまでの時間ｔ3bが遅延時間Ｔd より短くなる
ので、トランジスタ３のエミッタ端子電圧ＶE3はこの間
の時間ｔ3bではＶ1aだけ放電したとき入力信号が反転す
るため、トランジスタ４のエミッタ端子電圧ＶE4は上記
時間ｔ3bにおける放電電圧Ｖ1aと同じ電圧しか上昇しな
い。したがって時刻ｔ5 の次に出力が反転するまでの時
間ｔd2c はｔ6cと同じであるからｔ6c＝Ｃ×Ｖ1a／Ｉ7
となり、またＶ1a＜Ｖ1 であるから(4)式よりｔd2c ＜
ｔd2となり、出力９での信号の遅延時間は短くなる。
ると、入力信号の反転周期が、必要とする遅延時間Ｔd
の２倍より短い場合、時刻ｔ2 から時間ｔ3a後、コンパ
レータ８の出力が反転して出力されるが、次に入力信号
が反転するまでの時間ｔ3bが遅延時間Ｔd より短くなる
ので、トランジスタ３のエミッタ端子電圧ＶE3はこの間
の時間ｔ3bではＶ1aだけ放電したとき入力信号が反転す
るため、トランジスタ４のエミッタ端子電圧ＶE4は上記
時間ｔ3bにおける放電電圧Ｖ1aと同じ電圧しか上昇しな
い。したがって時刻ｔ5 の次に出力が反転するまでの時
間ｔd2c はｔ6cと同じであるからｔ6c＝Ｃ×Ｖ1a／Ｉ7
となり、またＶ1a＜Ｖ1 であるから(4)式よりｔd2c ＜
ｔd2となり、出力９での信号の遅延時間は短くなる。
【０００９】この発明は上記のような問題点を解消する
ためになされたもので、入力信号の反転時間ＴI が、必
要とする出力の遅延時間Ｔd に近い時、例えばデューテ
ィ比５０％，周期Ｔの入力では、周期Ｔが４・Ｔd 以下
の２・Ｔd に近い時でも必要とする遅延時間Ｔdを得る
ことができる遅延回路を得ることを目的とする。
ためになされたもので、入力信号の反転時間ＴI が、必
要とする出力の遅延時間Ｔd に近い時、例えばデューテ
ィ比５０％，周期Ｔの入力では、周期Ｔが４・Ｔd 以下
の２・Ｔd に近い時でも必要とする遅延時間Ｔdを得る
ことができる遅延回路を得ることを目的とする。
【００１０】
【課題を解決するための手段】この発明に係る遅延回路
は、コンパレータの入力部にそれぞれレベルシフト回路
を設け、コンパレータの基準側となる入力部のレベルシ
フト量が大きくなるよう構成したものである。
は、コンパレータの入力部にそれぞれレベルシフト回路
を設け、コンパレータの基準側となる入力部のレベルシ
フト量が大きくなるよう構成したものである。
【００１１】
【作用】この発明におけるレベルシフト回路は、コンパ
レータの基準側となる入力部のレベルシフト量が大きく
なるため、コンパレータ出力反転後の比較側の入力部に
接続されたコンデンサが完全に放電するまでの時間が短
くなる。
レータの基準側となる入力部のレベルシフト量が大きく
なるため、コンパレータ出力反転後の比較側の入力部に
接続されたコンデンサが完全に放電するまでの時間が短
くなる。
【００１２】
【実施例】以下、この発明の一実施例を図について説明
する。図１において、１１，１２及び１３，１４はトラ
ンジスタ３，４のエミッタの電位をシフトさせる２つの
値をもつ２組のレベルシフト回路を構成する抵抗とＮＰ
Ｎトランジスタ、１５は上記レベルシフト回路の上記２
つの値の差を決める定電流源、１６，１７は定電流源１
５の電流ＩB を制御するエミッタ結合，差動入力のＮＰ
Ｎトランジスタである。
する。図１において、１１，１２及び１３，１４はトラ
ンジスタ３，４のエミッタの電位をシフトさせる２つの
値をもつ２組のレベルシフト回路を構成する抵抗とＮＰ
Ｎトランジスタ、１５は上記レベルシフト回路の上記２
つの値の差を決める定電流源、１６，１７は定電流源１
５の電流ＩB を制御するエミッタ結合，差動入力のＮＰ
Ｎトランジスタである。
【００１３】次に動作について図２のタイミングチャー
トに沿って説明する。従来の回路動作の説明と同様に、
差動入力端子１，２に入力される２つの信号のＨレベル
が同じで、それぞれＥＣＬレベル振幅がＶ1 ，Ｖ2 の場
合、時刻ｔ1 のときコンデンサ５の両端はＶ2 と同じ電
圧であり、ＶE3−ＶE4＝Ｖ2 となる。
トに沿って説明する。従来の回路動作の説明と同様に、
差動入力端子１，２に入力される２つの信号のＨレベル
が同じで、それぞれＥＣＬレベル振幅がＶ1 ，Ｖ2 の場
合、時刻ｔ1 のときコンデンサ５の両端はＶ2 と同じ電
圧であり、ＶE3−ＶE4＝Ｖ2 となる。
【００１４】ここで抵抗器１１，１２の抵抗値をＲ11，
Ｒ12とし、定電流源１５の電流値をＩB 、ＮＰＮトラン
ジスタ１３，１４のベース・エミッタ間電圧をＶBE13，
ＶBE 14とした場合、トランジスタ１３のエミッタ電圧Ｖ
E13 はＶE3−ＶBE13−ＩB ・Ｒ11またはＶE3−ＶBE13と
なり、トランジスタ１４のエミッタ電圧ＶE14 はＶE4−
ＶBE14−ＩB ・Ｒ12またはＶE4−ＶBE14となり、Ｒ11・
ＩB ＜Ｖ2 及びＲ12・ＩB ＜Ｖ1となるように設定した
場合、ＮＰＮトランジスタ１３，１４のベース・エミッ
タ間電圧ＶE13 とＶE14 がおのおの上記のどちらの値を
取っても、ＶE1 3 ＞ＶE14 となる。よってこの電圧Ｖ
E13 ，ＶE14 を入力とする差動トランジスタ１６はＯ
Ｎ，１７はＯＦＦの状態となり、定電流源１５の電流Ｉ
B は、トランジスタ１６及び抵抗１２に流れ、ＩB ・Ｒ
12の電圧降下Ｖ4 を生じ、１１の抵抗には電流が流れな
いので電圧降下は生じない。よってＶE13 ＝ＶE3−Ｖ
BE13，ＶE14 ＝ＶE4−ＶBE14−Ｖ4 となる。またこのと
きＶE13 −ＶE14 ＝Ｖ2 ＋Ｖ4 となる（ただしＶBE13＝
ＶBE14）。
Ｒ12とし、定電流源１５の電流値をＩB 、ＮＰＮトラン
ジスタ１３，１４のベース・エミッタ間電圧をＶBE13，
ＶBE 14とした場合、トランジスタ１３のエミッタ電圧Ｖ
E13 はＶE3−ＶBE13−ＩB ・Ｒ11またはＶE3−ＶBE13と
なり、トランジスタ１４のエミッタ電圧ＶE14 はＶE4−
ＶBE14−ＩB ・Ｒ12またはＶE4−ＶBE14となり、Ｒ11・
ＩB ＜Ｖ2 及びＲ12・ＩB ＜Ｖ1となるように設定した
場合、ＮＰＮトランジスタ１３，１４のベース・エミッ
タ間電圧ＶE13 とＶE14 がおのおの上記のどちらの値を
取っても、ＶE1 3 ＞ＶE14 となる。よってこの電圧Ｖ
E13 ，ＶE14 を入力とする差動トランジスタ１６はＯ
Ｎ，１７はＯＦＦの状態となり、定電流源１５の電流Ｉ
B は、トランジスタ１６及び抵抗１２に流れ、ＩB ・Ｒ
12の電圧降下Ｖ4 を生じ、１１の抵抗には電流が流れな
いので電圧降下は生じない。よってＶE13 ＝ＶE3−Ｖ
BE13，ＶE14 ＝ＶE4−ＶBE14−Ｖ4 となる。またこのと
きＶE13 −ＶE14 ＝Ｖ2 ＋Ｖ4 となる（ただしＶBE13＝
ＶBE14）。
【００１５】次に時刻ｔ2 のとき入力端子２はＶ2 上昇
し、入力端子１はＶ1 降下し、ＶＥ４はＶ２ 上昇し、
またＶE3もＶ2 上昇する。このときＶE4とＶE3はどちら
もＶ2 上昇するのでその差は時刻ｔ1 時と同じ電圧Ｖ2
＋Ｖ4 となる。
し、入力端子１はＶ1 降下し、ＶＥ４はＶ２ 上昇し、
またＶE3もＶ2 上昇する。このときＶE4とＶE3はどちら
もＶ2 上昇するのでその差は時刻ｔ1 時と同じ電圧Ｖ2
＋Ｖ4 となる。
【００１６】次に時刻ｔ3 において、定電流源６の電量
Ｉ6によりＶE3は放電し続けＶE13 がＶE14 に等しくな
るまでコンパレータ８の出力はＶE13 ＞ＶE14であるた
めＨであり、ＶE13 が下がり続け、時間ｔ3a後にＶE13
＜ＶB14 に変化したとき出力９は反転し、さらに差動ト
ランジスタ１６がＯＦＦ，１７がＯＮの状態となり、定
電流源１５の電流ＩB はトランジスタ１７に流れ、抵抗
１１に電流ＩB が流れ、ＶE13 はこのときＲ11・Ｉ
B （＝Ｖ3 ）下がり、逆に抵抗１２は電流ＩB が流れな
くなりＶE14 はＲ12・ＩB （＝Ｖ4 ）上がることにな
る。
Ｉ6によりＶE3は放電し続けＶE13 がＶE14 に等しくな
るまでコンパレータ８の出力はＶE13 ＞ＶE14であるた
めＨであり、ＶE13 が下がり続け、時間ｔ3a後にＶE13
＜ＶB14 に変化したとき出力９は反転し、さらに差動ト
ランジスタ１６がＯＦＦ，１７がＯＮの状態となり、定
電流源１５の電流ＩB はトランジスタ１７に流れ、抵抗
１１に電流ＩB が流れ、ＶE13 はこのときＲ11・Ｉ
B （＝Ｖ3 ）下がり、逆に抵抗１２は電流ＩB が流れな
くなりＶE14 はＲ12・ＩB （＝Ｖ4 ）上がることにな
る。
【００１７】次に時刻ｔ2 よりｔ3a後のｔ3bでは、コン
デンサ５はＩ6 ＋ＩB で放電を続け、時間ｔ3bの間でＶ
1 −Ｖ3 の電圧だけ放電する。このｔ3a及びｔ3bはそれ
ぞれ次式で表される。 ｔ3a＝Ｃ（Ｖ2 ＋Ｖ4 ）／Ｉ6 … (5) ｔ3b＝Ｃ（Ｖ1 −Ｖ3 ）／（Ｉ6 ＋ＩB ） … (6)
デンサ５はＩ6 ＋ＩB で放電を続け、時間ｔ3bの間でＶ
1 −Ｖ3 の電圧だけ放電する。このｔ3a及びｔ3bはそれ
ぞれ次式で表される。 ｔ3a＝Ｃ（Ｖ2 ＋Ｖ4 ）／Ｉ6 … (5) ｔ3b＝Ｃ（Ｖ1 −Ｖ3 ）／（Ｉ6 ＋ＩB ） … (6)
【００１８】次に時刻ｔ4 〜ｔ6 の間では、時刻ｔ1〜
ｔ3 の場合と同様の動作をするのでｔ6a及びｔ6bは次式
で表される。 ｔ6a＝Ｃ（Ｖ1 ＋Ｖ3 ）／Ｉ7 … (7) ｔ6b＝Ｃ（Ｖ2 −Ｖ4 ）／（Ｉ7 ＋ＩB ） … (8)
ｔ3 の場合と同様の動作をするのでｔ6a及びｔ6bは次式
で表される。 ｔ6a＝Ｃ（Ｖ1 ＋Ｖ3 ）／Ｉ7 … (7) ｔ6b＝Ｃ（Ｖ2 −Ｖ4 ）／（Ｉ7 ＋ＩB ） … (8)
【００１９】このように入力信号の反転時より時間ｔ3a
またはｔ6a後に、コンパレータ８の出力９が反転し、こ
の時間ｔ3aまたはｔ6a分遅延された信号が得られる。こ
の遅延時間をそれぞれｔd1，ｔd2とすると次式で表され
る。 ｔd1＝ｔ3a＝Ｃ（Ｖ2 ＋Ｖ4 ）／Ｉ6 … (9) ｔd2＝ｔ6a＝Ｃ（Ｖ1 ＋Ｖ3 ）／Ｉ7 … (10)
またはｔ6a後に、コンパレータ８の出力９が反転し、こ
の時間ｔ3aまたはｔ6a分遅延された信号が得られる。こ
の遅延時間をそれぞれｔd1，ｔd2とすると次式で表され
る。 ｔd1＝ｔ3a＝Ｃ（Ｖ2 ＋Ｖ4 ）／Ｉ6 … (9) ｔd2＝ｔ6a＝Ｃ（Ｖ1 ＋Ｖ3 ）／Ｉ7 … (10)
【００２０】このように本実施例によれば、コンデンサ
５の出力が接続されたコンパレータ８のそれぞれの入力
部に、ＮＰＮトランジスタ１３，抵抗１１及びトランジ
スタ１４，抵抗１２からなる２組のレベルシフト回路を
設け、これらレベルシフト回路により生じた電位レベル
Ｖ3 またはＶ4 でもってコンパレータ８の基準側となる
入力部のレベルを大きくなるようにしたから、コンデン
サ８が完全に放電するまでの時間が短くなり余裕をもっ
て次に入力信号が反転することができるため、入力信号
ＩＮ１（ＩＮ２）の周期が所望とする遅延時間の２倍の
周期よりも短くても所望の遅延時間を有する遅延信号を
得ることができる。
５の出力が接続されたコンパレータ８のそれぞれの入力
部に、ＮＰＮトランジスタ１３，抵抗１１及びトランジ
スタ１４，抵抗１２からなる２組のレベルシフト回路を
設け、これらレベルシフト回路により生じた電位レベル
Ｖ3 またはＶ4 でもってコンパレータ８の基準側となる
入力部のレベルを大きくなるようにしたから、コンデン
サ８が完全に放電するまでの時間が短くなり余裕をもっ
て次に入力信号が反転することができるため、入力信号
ＩＮ１（ＩＮ２）の周期が所望とする遅延時間の２倍の
周期よりも短くても所望の遅延時間を有する遅延信号を
得ることができる。
【００２１】
【発明の効果】以上のように、この発明に係る遅延回路
によれば、コンパレータの入力部にそれぞれレベルシフ
ト回路を設け、コンパレータの基準側となる入力部のレ
ベルシフト量が大きくなるようにしたから、コンデンサ
の放電が完全に終わるまでの時間が必要とする遅延時間
に近づくき、入力信号の周期の長短に係わらず常に一定
の遅延量を有する信号が得られるという効果がある。
によれば、コンパレータの入力部にそれぞれレベルシフ
ト回路を設け、コンパレータの基準側となる入力部のレ
ベルシフト量が大きくなるようにしたから、コンデンサ
の放電が完全に終わるまでの時間が必要とする遅延時間
に近づくき、入力信号の周期の長短に係わらず常に一定
の遅延量を有する信号が得られるという効果がある。
【図１】この発明の一実施例による遅延回路の構成図で
ある。
ある。
【図２】この発明の一実施例による遅延回路の動作タイ
ミングチャート図である。
ミングチャート図である。
【図３】従来の遅延回路の構成図である。
【図４】従来の遅延回路の動作タイミングチャート図で
ある。
ある。
【図５】従来の遅延回路における問題点を説明するため
のタイミングチャート図である。
のタイミングチャート図である。
１ 入力端子 ２ 入力端子 ３ ＮＰＮトランジスタ ４ ＮＰＮトランジスタ ５ コンデンサ ６ 定電流源 ７ 定電流源 ８ コンパレータ（比較器） ９ 出力端子 １０ 電圧源 １１ 抵抗器 １２ 抵抗器 １３ ＮＰＮトランジスタ １４ ＮＰＮトランジスタ １５ 定電流源 １６ ＮＰＮトランジスタ １７ ＮＰＮトランジスタ
Claims (1)
- 【請求項１】 エミッタどうしがコンデンサを介して接
続され、そのベースに差動信号が入力される２つのトラ
ンジスタと、該２つのトランジスタのエミッタ出力を比
較入力とし、その出力より上記差動信号を所定時間遅延
して信号を出力する比較器とを備えた遅延回路におい
て、 上記２つのエミッタ出力と比較器との間にそれぞれレベ
ルシフト回路を設け、上記比較器の基準側となる入力部
のレベルシフト量が大きくなるようにしたことを特徴と
する遅延回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3060224A JP2895649B2 (ja) | 1991-03-25 | 1991-03-25 | 遅延回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3060224A JP2895649B2 (ja) | 1991-03-25 | 1991-03-25 | 遅延回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05160693A true JPH05160693A (ja) | 1993-06-25 |
| JP2895649B2 JP2895649B2 (ja) | 1999-05-24 |
Family
ID=13135984
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3060224A Expired - Lifetime JP2895649B2 (ja) | 1991-03-25 | 1991-03-25 | 遅延回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2895649B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4827187A (en) * | 1987-04-14 | 1989-05-02 | U.S. Philips Corporation | Luminescent barium-hexa-aluminate, luminescent screen provided with such an aluminate and low-pressure mercury vapor discharge lamp provided with such a screen |
-
1991
- 1991-03-25 JP JP3060224A patent/JP2895649B2/ja not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4827187A (en) * | 1987-04-14 | 1989-05-02 | U.S. Philips Corporation | Luminescent barium-hexa-aluminate, luminescent screen provided with such an aluminate and low-pressure mercury vapor discharge lamp provided with such a screen |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2895649B2 (ja) | 1999-05-24 |
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