JPH05160694A - クロックパルスの可変遅延装置 - Google Patents
クロックパルスの可変遅延装置Info
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- JPH05160694A JPH05160694A JP3348533A JP34853391A JPH05160694A JP H05160694 A JPH05160694 A JP H05160694A JP 3348533 A JP3348533 A JP 3348533A JP 34853391 A JP34853391 A JP 34853391A JP H05160694 A JPH05160694 A JP H05160694A
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- clock pulse
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- wave signal
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Abstract
(57)【要約】 （修正有）
【目的】 小型で安定した遅延特性の得られるクロック
パルスの可変遅延装置を提供する。 【構成】 入力クロックパルスから互いに１８０°の位
相差を有する三角波信号を三角波信号発生回路２，３に
より形成してレベル比較回路５，６で基準レベル信号と
レベル比較する。ＲＳフリップフロップ回路７は、これ
らの比較出力でトリガされることにより、入力クロック
パルスに対して上記基準レベル信号の信号レベルに応じ
た遅延量を有する出力クロックパルスを出力する。
パルスの可変遅延装置を提供する。 【構成】 入力クロックパルスから互いに１８０°の位
相差を有する三角波信号を三角波信号発生回路２，３に
より形成してレベル比較回路５，６で基準レベル信号と
レベル比較する。ＲＳフリップフロップ回路７は、これ
らの比較出力でトリガされることにより、入力クロック
パルスに対して上記基準レベル信号の信号レベルに応じ
た遅延量を有する出力クロックパルスを出力する。
Description
【０００１】
【産業上の利用分野】本発明は、クロックパルスの可変
遅延装置に関する。
遅延装置に関する。
【０００２】
【従来の技術】一般に、クロックパルスの可変遅延装置
としては、コイルとコンデンサを組み合わせて構成した
遅延回路を多段縦続接続し、各段の遅延出力を出力切換
スイッチにより切り換えて出力するようにしたものや、
上記コンデンサとして可変容量ダイオードを用いるよう
にして、各可変容量ダイオードに印加電圧を変化させる
ことで遅延量を可変するようにしたものや、ＣＭＯＳバ
ッファを多段縦続接続し、各ＣＭＯＳバッファの電源電
圧を変化させることで遅延量を可変するようにしたもの
などが知られている。
としては、コイルとコンデンサを組み合わせて構成した
遅延回路を多段縦続接続し、各段の遅延出力を出力切換
スイッチにより切り換えて出力するようにしたものや、
上記コンデンサとして可変容量ダイオードを用いるよう
にして、各可変容量ダイオードに印加電圧を変化させる
ことで遅延量を可変するようにしたものや、ＣＭＯＳバ
ッファを多段縦続接続し、各ＣＭＯＳバッファの電源電
圧を変化させることで遅延量を可変するようにしたもの
などが知られている。
【０００３】
【発明が解決しようとする課題】しかしながら、コイル
とコンデンサを組み合わせて構成した遅延回路を多段縦
続接続した可変遅延装置は、上記コイルやコンデンサの
形状が大きく、小型化が困難であるという問題があっ
た。また、ＣＭＯＳバッファを多段縦続接続した可変遅
延装置は、温度変化によってＭＯＳバッファの遅延特性
が変化したり、あるいはＣＭＯＳバッファの製造バラツ
キなどによって他の種々の特性にバラツキが発生したり
して、所望の遅延量が得られないという問題があった。
とコンデンサを組み合わせて構成した遅延回路を多段縦
続接続した可変遅延装置は、上記コイルやコンデンサの
形状が大きく、小型化が困難であるという問題があっ
た。また、ＣＭＯＳバッファを多段縦続接続した可変遅
延装置は、温度変化によってＭＯＳバッファの遅延特性
が変化したり、あるいはＣＭＯＳバッファの製造バラツ
キなどによって他の種々の特性にバラツキが発生したり
して、所望の遅延量が得られないという問題があった。
【０００４】本発明は、このような実情に鑑みてなされ
たものであり、小型で安定した遅延特性の得られる可変
遅延装置を提供するものである。
たものであり、小型で安定した遅延特性の得られる可変
遅延装置を提供するものである。
【０００５】
【課題を解決するための手段】本発明に係る可変遅延装
置は、入力クロックパルスから互いに１８０°の位相差
を有する三角波信号を形成する二個の三角波信号発生回
路と、上記各三角波信号発生回路により発生された各三
角波信号を基準レベル信号とレベル比較する二個のレベ
ル比較回路と、上記各レベル比較回路により各比較出力
でトリガされるフリップフロップ回路とを備え、入力ク
ロックパルスに対して上記基準レベル信号の信号レベル
に応じた遅延量を有する出力クロックパルスを上記フリ
ップフロップ回路から出力することを特徴とするもので
ある。
置は、入力クロックパルスから互いに１８０°の位相差
を有する三角波信号を形成する二個の三角波信号発生回
路と、上記各三角波信号発生回路により発生された各三
角波信号を基準レベル信号とレベル比較する二個のレベ
ル比較回路と、上記各レベル比較回路により各比較出力
でトリガされるフリップフロップ回路とを備え、入力ク
ロックパルスに対して上記基準レベル信号の信号レベル
に応じた遅延量を有する出力クロックパルスを上記フリ
ップフロップ回路から出力することを特徴とするもので
ある。
【０００６】
【作用】本発明に係る可変遅延装置では、入力クロック
パルスから互いに１８０°の位相差を有する三角波信号
を形成して基準レベル信号とレベル比較し、各比較出力
でフリップフロップ回路をトリガする。上記フリップフ
ロップ回路は、入力クロックパルスに対して上記基準レ
ベル信号の信号レベルに応じた遅延量を有する出力クロ
ックパルスを上記フリップフロップ回路から出力する。
パルスから互いに１８０°の位相差を有する三角波信号
を形成して基準レベル信号とレベル比較し、各比較出力
でフリップフロップ回路をトリガする。上記フリップフ
ロップ回路は、入力クロックパルスに対して上記基準レ
ベル信号の信号レベルに応じた遅延量を有する出力クロ
ックパルスを上記フリップフロップ回路から出力する。
【０００７】
【実施例】以下、本発明に係る可変遅延装置の一実施例
について図面に従い詳細に説明する。
について図面に従い詳細に説明する。
【０００８】本発明に係る可変遅延装置は、例えば図１
のブロック回路図に概略構成を示すように、入力クロッ
クパルスＣＫINがクロック入力端子１を介して供給され
る第１及び第２の三角波信号発生回路２，３と、基準レ
ベル入力端子４から基準レベル信号ＳREF が供給される
ともに上記第１及び第２の三角波信号発生回路２Ａ，２
Ｂから三角波信号が供給される第１及び第２のレベル比
較回路５Ａ，５Ｂと、上記第１及び第２のレベル比較回
路５Ａ，５Ｂの比較出力によりトリガされて出力クロッ
クパルスＣＫOUT をクロック入力端子７から出力するＲ
Ｓフリップフロップ回路６とからなる。
のブロック回路図に概略構成を示すように、入力クロッ
クパルスＣＫINがクロック入力端子１を介して供給され
る第１及び第２の三角波信号発生回路２，３と、基準レ
ベル入力端子４から基準レベル信号ＳREF が供給される
ともに上記第１及び第２の三角波信号発生回路２Ａ，２
Ｂから三角波信号が供給される第１及び第２のレベル比
較回路５Ａ，５Ｂと、上記第１及び第２のレベル比較回
路５Ａ，５Ｂの比較出力によりトリガされて出力クロッ
クパルスＣＫOUT をクロック入力端子７から出力するＲ
Ｓフリップフロップ回路６とからなる。
【０００９】上記クロック入力端子１には、図示しない
クロックパルス発生器回路から図２に示すようなデュー
ティ５０％の入力クロックパルスＣＫINが供給される。
このデューティ５０％の入力クロックパルスＣＫINは、
上記クロック入力端子１を介して上記第１及び第２の三
角波信号発生回路２，３に供給される。
クロックパルス発生器回路から図２に示すようなデュー
ティ５０％の入力クロックパルスＣＫINが供給される。
このデューティ５０％の入力クロックパルスＣＫINは、
上記クロック入力端子１を介して上記第１及び第２の三
角波信号発生回路２，３に供給される。
【００１０】上記第１の三角波信号発生回路２は、上記
入力クロックパルスＣＫINの立ち上がりエッジに同期し
た第１の三角波信号ＳTR1 を発生する。また、上記第２
の三角波信号発生回路３は、上記入力クロックパルスＣ
ＫINの立ち下がりエッジに同期した第２の三角波信号Ｓ
TR2 を発生する。すなわち、上記第１及び第２の三角波
信号発生回路２，３は、入力クロックパルスＣＫINから
互いに１８０°の位相差を有する第１及び第２の三角波
信号ＳTR1 ，ＳTR2 を形成する。
入力クロックパルスＣＫINの立ち上がりエッジに同期し
た第１の三角波信号ＳTR1 を発生する。また、上記第２
の三角波信号発生回路３は、上記入力クロックパルスＣ
ＫINの立ち下がりエッジに同期した第２の三角波信号Ｓ
TR2 を発生する。すなわち、上記第１及び第２の三角波
信号発生回路２，３は、入力クロックパルスＣＫINから
互いに１８０°の位相差を有する第１及び第２の三角波
信号ＳTR1 ，ＳTR2 を形成する。
【００１１】そして、上記第１の三角波信号発生回路２
により得られる第１の三角波信号ＳTR1 は、上記第１の
レベル比較回路５Ａに供給される。また、上記第３の三
角波信号発生回路３により得られる第２の三角波信号Ｓ
TR2 は、上記第２のレベル比較回路５Ｂに供給される。
により得られる第１の三角波信号ＳTR1 は、上記第１の
レベル比較回路５Ａに供給される。また、上記第３の三
角波信号発生回路３により得られる第２の三角波信号Ｓ
TR2 は、上記第２のレベル比較回路５Ｂに供給される。
【００１２】上記第１及び第２のレベル比較回路５，６
には、基準レベル信号発生器９から上記基準レベル入力
端子４を介して基準レベル信号ＳREF が供給されてい
る。そして、上記第１のレベル比較回路５は、上記基準
レベル信号ＳREF と上記第１の三角波信号ＳTR1 のレベ
ル比較を行い、上記基準レベル信号ＳREF よりも上記第
１の三角波信号ＳTR1 のレベルが高い期間だけ論理
「Ｈ」となる第１の比較出力信号ＳCMP1を出力する。こ
の第１のレベル比較回路５により得られる第１の比較出
力信号ＳCMP1は、セット信号として上記ＲＳフリップフ
ロップ回路７のセット端子に供給される。また、上記第
２のレベル比較回路６は、上記基準レベル信号ＳREF と
上記第２の三角波信号ＳTR2 のレベル比較を行い、上記
基準レベル信号ＳREF よりも上記第２の三角波信号Ｓ
TR2 のレベルが高い期間だけ論理「Ｈ」となる第２の比
較出力信号ＳCMP2を出力する。この第２のレベル比較回
路６により得られる第２の比較出力信号ＳCMP2は、リセ
ット信号として上記ＲＳフリップフロップ回路７のリセ
ット端子に供給される。
には、基準レベル信号発生器９から上記基準レベル入力
端子４を介して基準レベル信号ＳREF が供給されてい
る。そして、上記第１のレベル比較回路５は、上記基準
レベル信号ＳREF と上記第１の三角波信号ＳTR1 のレベ
ル比較を行い、上記基準レベル信号ＳREF よりも上記第
１の三角波信号ＳTR1 のレベルが高い期間だけ論理
「Ｈ」となる第１の比較出力信号ＳCMP1を出力する。こ
の第１のレベル比較回路５により得られる第１の比較出
力信号ＳCMP1は、セット信号として上記ＲＳフリップフ
ロップ回路７のセット端子に供給される。また、上記第
２のレベル比較回路６は、上記基準レベル信号ＳREF と
上記第２の三角波信号ＳTR2 のレベル比較を行い、上記
基準レベル信号ＳREF よりも上記第２の三角波信号Ｓ
TR2 のレベルが高い期間だけ論理「Ｈ」となる第２の比
較出力信号ＳCMP2を出力する。この第２のレベル比較回
路６により得られる第２の比較出力信号ＳCMP2は、リセ
ット信号として上記ＲＳフリップフロップ回路７のリセ
ット端子に供給される。
【００１３】そして、上記ＲＳフリップフロップ回路７
は、上記第１の比較出力信号ＳCMP1をセット信号とし
て、その立ち上がりエッジ毎にセットされるとともに、
上記第２の比較出力信号ＳCMP2をリセット信号として、
その立ち上がりエッジ毎にリセットされる。これによ
り、上記入力クロックパルスＣＫINに対してτなる遅延
量を有する図２に示すようなデューティ５０％の出力ク
ロックパルスＣＫOUT を形成し、この出力クロックパル
スＣＫOUT をクロック出力端子７から出力する。
は、上記第１の比較出力信号ＳCMP1をセット信号とし
て、その立ち上がりエッジ毎にセットされるとともに、
上記第２の比較出力信号ＳCMP2をリセット信号として、
その立ち上がりエッジ毎にリセットされる。これによ
り、上記入力クロックパルスＣＫINに対してτなる遅延
量を有する図２に示すようなデューティ５０％の出力ク
ロックパルスＣＫOUT を形成し、この出力クロックパル
スＣＫOUT をクロック出力端子７から出力する。
【００１４】このような構成の可変遅延装置では、上記
基準レベル信号発生器９から上記基準レベル入力端子４
を介して上記第１及び第２のレベル比較回路５，６に供
給される上記基準レベル信号ＳREF の信号レベルが上昇
すると、図２に破線で示すように、各比較出力信号Ｓ
CMP1，ＳCMP2の論理「Ｈ」の期間が短くなり、各立ち上
がりエッジが立ち下がりエッジ側に近づくことにより、
上記入力クロックパルスＣＫINに対する出力クロックパ
ルスＣＫOUT の遅延量τが大きくなる。また、上記基準
レベル信号ＳREF の信号レベルが低下すると、図２に一
点鎖線で示すように、各比較出力信号ＳCMP1，ＳCMP2の
論理「Ｈ」の期間が長くなり、各立ち上がりエッジが立
ち下がりエッジから離れることにより、上記入力クロッ
クパルスＣＫINに対する出力クロックパルスＣＫOUT の
遅延量τが小さくなる。すなわち、この可変遅延装置で
は、上記クロック入力端子１に供給される入力クロック
パルスＣＫINに対して、上記基準レベル信号ＳREF の信
号レベルに応じた遅延量を有する出力クロックパルスＣ
ＫOUT を上記クロック出力端子７から出力することがで
きる。
基準レベル信号発生器９から上記基準レベル入力端子４
を介して上記第１及び第２のレベル比較回路５，６に供
給される上記基準レベル信号ＳREF の信号レベルが上昇
すると、図２に破線で示すように、各比較出力信号Ｓ
CMP1，ＳCMP2の論理「Ｈ」の期間が短くなり、各立ち上
がりエッジが立ち下がりエッジ側に近づくことにより、
上記入力クロックパルスＣＫINに対する出力クロックパ
ルスＣＫOUT の遅延量τが大きくなる。また、上記基準
レベル信号ＳREF の信号レベルが低下すると、図２に一
点鎖線で示すように、各比較出力信号ＳCMP1，ＳCMP2の
論理「Ｈ」の期間が長くなり、各立ち上がりエッジが立
ち下がりエッジから離れることにより、上記入力クロッ
クパルスＣＫINに対する出力クロックパルスＣＫOUT の
遅延量τが小さくなる。すなわち、この可変遅延装置で
は、上記クロック入力端子１に供給される入力クロック
パルスＣＫINに対して、上記基準レベル信号ＳREF の信
号レベルに応じた遅延量を有する出力クロックパルスＣ
ＫOUT を上記クロック出力端子７から出力することがで
きる。
【００１５】このような構成の可変遅延装置では、上記
第１及び第２の三角波信号発生回路２，３、第１及び第
２のレベル比較回路５，６やＲＳフリップフロップ回路
７などの主要な構成部分をＣＭＯＳで構成することがで
き、ＩＣ化することにより小型化で小型で安定した遅延
特性の得られる可変遅延装置を実現することができる。
第１及び第２の三角波信号発生回路２，３、第１及び第
２のレベル比較回路５，６やＲＳフリップフロップ回路
７などの主要な構成部分をＣＭＯＳで構成することがで
き、ＩＣ化することにより小型化で小型で安定した遅延
特性の得られる可変遅延装置を実現することができる。
【００１６】具体的には、例えば図３に示すような構成
とすることができる。すなわち、図３に示す具体例にお
いて、クロック入力端子１１に供給される入力クロック
パルスＣＫINの立ち上がりエッジに同期した第１の三角
波信号ＳTR1 を発生する第１の三角波信号発生回路１２
は、非反転バッファ１２Ａと積分回路１２ＢとＤＣカッ
ト用のコンデンサ１２Ｃからなる。この第１の三角波信
号発生回路１２は、上記入力クロックパルスＣＫINが供
給される上記非反転バッファ１２Ａの出力を上記積分回
路１２Ｂで積分することにより第１の三角波信号ＳTR1
を形成して、この第１の三角波信号ＳTR1 を上記ＤＣカ
ット用のコンデンサ１２Ｃを介して出力する。
とすることができる。すなわち、図３に示す具体例にお
いて、クロック入力端子１１に供給される入力クロック
パルスＣＫINの立ち上がりエッジに同期した第１の三角
波信号ＳTR1 を発生する第１の三角波信号発生回路１２
は、非反転バッファ１２Ａと積分回路１２ＢとＤＣカッ
ト用のコンデンサ１２Ｃからなる。この第１の三角波信
号発生回路１２は、上記入力クロックパルスＣＫINが供
給される上記非反転バッファ１２Ａの出力を上記積分回
路１２Ｂで積分することにより第１の三角波信号ＳTR1
を形成して、この第１の三角波信号ＳTR1 を上記ＤＣカ
ット用のコンデンサ１２Ｃを介して出力する。
【００１７】また、上記クロック入力端子１１に供給さ
れる入力クロックパルスＣＫINの立ち下がりエッジに同
期した第２の三角波信号ＳTR2を発生する第２の三角波
信号発生回路１３は、反転バッファ１３Ａと積分回路１
３ＢとＤＣカット用のコンデンサ１３Ｃからなる。この
第２の三角波信号発生回路１３は、上記入力クロックパ
ルスＣＫINが供給される上記反転バッファ１３Ａの反転
出力を上記積分回路１３Ｂで積分することにより第３の
三角波信号ＳTR2 を形成して、この第３の三角波信号Ｓ
TR2 を上記ＤＣカット用のコンデンサ１３Ｃを介して出
力する。
れる入力クロックパルスＣＫINの立ち下がりエッジに同
期した第２の三角波信号ＳTR2を発生する第２の三角波
信号発生回路１３は、反転バッファ１３Ａと積分回路１
３ＢとＤＣカット用のコンデンサ１３Ｃからなる。この
第２の三角波信号発生回路１３は、上記入力クロックパ
ルスＣＫINが供給される上記反転バッファ１３Ａの反転
出力を上記積分回路１３Ｂで積分することにより第３の
三角波信号ＳTR2 を形成して、この第３の三角波信号Ｓ
TR2 を上記ＤＣカット用のコンデンサ１３Ｃを介して出
力する。
【００１８】さらに、第１及び第２の三角波信号
ＳTR1 ，ＳTR2 と基準レベル信号ＳREF とのレベル比較
を行う第１及び第２のレベル比較回路１５，１６は、基
準レベル信号入力端子１４からそれぞれ抵抗１５Ａ，１
６Ａを介して基準レベル信号ＳREF が信号入力端に与え
られたＣＭＯＳバッファ１５Ｂ，１６Ｂからなる。
ＳTR1 ，ＳTR2 と基準レベル信号ＳREF とのレベル比較
を行う第１及び第２のレベル比較回路１５，１６は、基
準レベル信号入力端子１４からそれぞれ抵抗１５Ａ，１
６Ａを介して基準レベル信号ＳREF が信号入力端に与え
られたＣＭＯＳバッファ１５Ｂ，１６Ｂからなる。
【００１９】上記第１のレベル比較回路１５を構成して
いるＣＭＯＳバッファ１５Ｂは、上記基準レベル信号入
力端子１４から抵抗１５Ａを介して供給され基準レベル
信号ＳREF を上記第１の三角波信号ＳTR1 に加算した信
号レベルが所定の閾値を越える期間だけ論理「Ｈ」とな
る第１の比較出力信号ＳCMP1を出力する。また、上記第
２のレベル比較回路１６を構成しているＣＭＯＳバッフ
ァ１６Ｂは、上記ル信号入力端子１４から抵抗１６Ａを
介して供給され基準レベル信号ＳREF を上記第２の三角
波信号ＳTR2 に加算した信号レベルが所定の閾値を越え
る期間だけ論理「Ｈ」となる第２の比較出力信号ＳCMP2
を出力する。
いるＣＭＯＳバッファ１５Ｂは、上記基準レベル信号入
力端子１４から抵抗１５Ａを介して供給され基準レベル
信号ＳREF を上記第１の三角波信号ＳTR1 に加算した信
号レベルが所定の閾値を越える期間だけ論理「Ｈ」とな
る第１の比較出力信号ＳCMP1を出力する。また、上記第
２のレベル比較回路１６を構成しているＣＭＯＳバッフ
ァ１６Ｂは、上記ル信号入力端子１４から抵抗１６Ａを
介して供給され基準レベル信号ＳREF を上記第２の三角
波信号ＳTR2 に加算した信号レベルが所定の閾値を越え
る期間だけ論理「Ｈ」となる第２の比較出力信号ＳCMP2
を出力する。
【００２０】そして、ＲＳフリップフロップ回路１７
は、上記第１の比較出力信号ＳCMP1をセット信号とし
て、その立ち上がりエッジ毎にセットされるとともに、
上記第２の比較出力信号ＳCMP2をリセット信号として、
その立ち上がりエッジ毎にリセットされる。これによ
り、上記入力クロックパルスＣＫINに対してτなる遅延
量を有する図２に示すようなデューティ５０％の出力ク
ロックパルスＣＫOUT を形成し、この出力クロックパル
スＣＫOUT をクロック出力端子１７から出力する。
は、上記第１の比較出力信号ＳCMP1をセット信号とし
て、その立ち上がりエッジ毎にセットされるとともに、
上記第２の比較出力信号ＳCMP2をリセット信号として、
その立ち上がりエッジ毎にリセットされる。これによ
り、上記入力クロックパルスＣＫINに対してτなる遅延
量を有する図２に示すようなデューティ５０％の出力ク
ロックパルスＣＫOUT を形成し、この出力クロックパル
スＣＫOUT をクロック出力端子１７から出力する。
【００２１】なお、この具体例の可変遅延装置では、上
記基準レベル信号ＳREF を発生する基準レベル信号発生
器１９として、Ｄ／Ａ変換器１９Ａとポテンショメータ
１９Ｂを備え、データ入力端子２０に与えられる基準レ
ベルデータを上記Ｄ／Ａ変換器１９Ａによりアナログ化
するこにより得られる直流レベル信号を基準レベル信号
ＳREF として上記ポテンショメータ１９Ｂを介して上記
基準レベル信号入力端子１４に供給するようになってい
る。
記基準レベル信号ＳREF を発生する基準レベル信号発生
器１９として、Ｄ／Ａ変換器１９Ａとポテンショメータ
１９Ｂを備え、データ入力端子２０に与えられる基準レ
ベルデータを上記Ｄ／Ａ変換器１９Ａによりアナログ化
するこにより得られる直流レベル信号を基準レベル信号
ＳREF として上記ポテンショメータ１９Ｂを介して上記
基準レベル信号入力端子１４に供給するようになってい
る。
【００２２】このような構成の可変遅延装置では、上記
第１の三角波信号発生回路１２の非反転バッファ１２
Ａ，第２の三角波信号発生回路１３の反転バッファ１３
Ａ，第１及び第２のレベル比較回路１５，１６の各ＣＭ
ＯＳバッファ１５Ｂ，１６Ｂや上記ＲＳフリップフロッ
プ回路１７など主要な構成部分をＣＭＯＳで構成するこ
とができ、ＩＣ化することにより小型化で小型で安定し
た遅延特性の得られる可変遅延装置を実現することがで
きる。
第１の三角波信号発生回路１２の非反転バッファ１２
Ａ，第２の三角波信号発生回路１３の反転バッファ１３
Ａ，第１及び第２のレベル比較回路１５，１６の各ＣＭ
ＯＳバッファ１５Ｂ，１６Ｂや上記ＲＳフリップフロッ
プ回路１７など主要な構成部分をＣＭＯＳで構成するこ
とができ、ＩＣ化することにより小型化で小型で安定し
た遅延特性の得られる可変遅延装置を実現することがで
きる。
【００２３】
【発明の効果】以上の説明からも明らかなように、本発
明に係る可変遅延装置では、入力クロックパルスから互
いに１８０°の位相差を有する三角波信号を形成して基
準レベル信号とレベル比較し、各比較出力でフリップフ
ロップ回路をトリガすることにより、入力クロックパル
スに対して上記基準レベル信号の信号レベルに応じた遅
延量を有する出力クロックパルスを上記フリップフロッ
プ回路から出力することができる。三角波信号発生回
路、レベル比較回路、フリップフロップ回路などの主要
な構成部分は、ＩＣ化することが可能で、本発明によれ
ば、小型で安定した遅延特性の得られる可変遅延装置を
提供することができる。
明に係る可変遅延装置では、入力クロックパルスから互
いに１８０°の位相差を有する三角波信号を形成して基
準レベル信号とレベル比較し、各比較出力でフリップフ
ロップ回路をトリガすることにより、入力クロックパル
スに対して上記基準レベル信号の信号レベルに応じた遅
延量を有する出力クロックパルスを上記フリップフロッ
プ回路から出力することができる。三角波信号発生回
路、レベル比較回路、フリップフロップ回路などの主要
な構成部分は、ＩＣ化することが可能で、本発明によれ
ば、小型で安定した遅延特性の得られる可変遅延装置を
提供することができる。
【図１】本発明に係る可変遅延装置の概略構成を示すブ
ロック回路図である。
ロック回路図である。
【図２】上記可変遅延装置の動作を示すタイミングチャ
ートである。
ートである。
【図３】本発明に係る可変遅延装置の具体的な構成例を
示すブロック回路図である。
示すブロック回路図である。
１，１１・・・・・信号入力端子 ２，１２・・・・・第１の三角波信号発生回路 ３，１３・・・・・第２の三角波信号発生回路 ４，１４・・・・・基準レベル信号入力端子 ５，１５・・・・・第１のレベル比較回路 ６，１６・・・・・第２のレベル比較回路 ７，１７・・・・・ＲＳフリップフロップ回路 ８，１８・・・・・信号出力端子
Claims (1)
- 【請求項１】 入力クロックパルスから互いに１８０°
の位相差を有する三角波信号を形成する二個の三角波信
号発生回路と、 上記各三角波信号発生回路により発生された各三角波信
号を基準レベル信号とレベル比較する二個のレベル比較
回路と、 上記各レベル比較回路により各比較出力でトリガされる
フリップフロップ回路とを備え、 入力クロックパルスに対して上記基準レベル信号の信号
レベルに応じた遅延量を有する出力クロックパルスを上
記フリップフロップ回路から出力することを特徴とする
クロックパルスの可変遅延装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3348533A JPH05160694A (ja) | 1991-12-06 | 1991-12-06 | クロックパルスの可変遅延装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3348533A JPH05160694A (ja) | 1991-12-06 | 1991-12-06 | クロックパルスの可変遅延装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05160694A true JPH05160694A (ja) | 1993-06-25 |
Family
ID=18397653
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3348533A Withdrawn JPH05160694A (ja) | 1991-12-06 | 1991-12-06 | クロックパルスの可変遅延装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05160694A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100728431B1 (ko) * | 2006-09-25 | 2007-06-13 | 엘지이노텍 주식회사 | 피더블유엠 신호 발생 장치 |
-
1991
- 1991-12-06 JP JP3348533A patent/JPH05160694A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100728431B1 (ko) * | 2006-09-25 | 2007-06-13 | 엘지이노텍 주식회사 | 피더블유엠 신호 발생 장치 |
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| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990311 |