JPH0516120B2 - - Google Patents
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- JPH0516120B2 JPH0516120B2 JP59131462A JP13146284A JPH0516120B2 JP H0516120 B2 JPH0516120 B2 JP H0516120B2 JP 59131462 A JP59131462 A JP 59131462A JP 13146284 A JP13146284 A JP 13146284A JP H0516120 B2 JPH0516120 B2 JP H0516120B2
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- JP
- Japan
- Prior art keywords
- signal
- latch
- input
- mostq
- pair
- Prior art date
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Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は半導体素子、特に絶縁ゲート型電界効
果トランジスタを用いて構成され、外部のクロツ
ク信号によつて動作する同期型の半導体出力回路
に関する。
果トランジスタを用いて構成され、外部のクロツ
ク信号によつて動作する同期型の半導体出力回路
に関する。
なお、以下の説明は、すべて絶縁ゲート型電界
効果トランジスタのうち代表的なMOSトランジ
スタ（以下、MOSTという。）を用い、かつＮチ
ヤネルMOSTで行ない、高レベルが論理“１”
レベルであり低レベルが論理“０”レベルであ
る。
効果トランジスタのうち代表的なMOSトランジ
スタ（以下、MOSTという。）を用い、かつＮチ
ヤネルMOSTで行ない、高レベルが論理“１”
レベルであり低レベルが論理“０”レベルであ
る。
（従来の技術）
一般に回路の出力を外部回路に供給する場合、
インターフエースが異なつたり供給手段（接続線
等）の負荷が重いときには、両者の間でバツフア
ーとして機能させるために出力回路を設けること
が多い。そして回路が集積回路である場合には、
出力回路も回路と同一の半導体素子、例えば
MOSTで構成され、同一の集積回路に組み込ま
れる。
インターフエースが異なつたり供給手段（接続線
等）の負荷が重いときには、両者の間でバツフア
ーとして機能させるために出力回路を設けること
が多い。そして回路が集積回路である場合には、
出力回路も回路と同一の半導体素子、例えば
MOSTで構成され、同一の集積回路に組み込ま
れる。
第１図に従来使用されている代表的な半導体出
力回路を示す。同図に示した出力回路は、入力信
号IN，の論理“１”，“０”レベルをラツチす
るフリツプフロツプ回路と、ラツチされた信号を
外部に取り出すため、電源と接地電位との間に縦
続接続された２つのMOSTQ1，Q2よりなる出力
用のMOSトランジスタインバータ回路とで構成
されている。
力回路を示す。同図に示した出力回路は、入力信
号IN，の論理“１”，“０”レベルをラツチす
るフリツプフロツプ回路と、ラツチされた信号を
外部に取り出すため、電源と接地電位との間に縦
続接続された２つのMOSTQ1，Q2よりなる出力
用のMOSトランジスタインバータ回路とで構成
されている。
入力信号IN，は、例えばメモリ回路におい
ては、マトリクス状に構成されたメモリセル群の
情報（論理“１”，“０”）を外部に取り出すため
Ｉ／Ｏバスラインにのせられる搬送信号である。
フリツプフロツプ（以下、FFという。）自体の構
成及び第２図に示す活性化信号φ1の発生回路は、
公知であり良く知られている。なお、第１図にお
いて、出力MOSトランジスタ回路を構成する出
力インバータ用のMOSTQ1，Q2および、FF回路
を構成するFF充電用のMOSTQ10，Q20、負荷用
のMOSTQ11，Q21、入力用のMOSTQ12，Q22、
放電用のMOSTQ13，Q23およびFFラツチ用の
MOSTQ14，Q24は全てNMOSTである。た第２
図のMOSTQ30〜Q41もNMOSTである。
ては、マトリクス状に構成されたメモリセル群の
情報（論理“１”，“０”）を外部に取り出すため
Ｉ／Ｏバスラインにのせられる搬送信号である。
フリツプフロツプ（以下、FFという。）自体の構
成及び第２図に示す活性化信号φ1の発生回路は、
公知であり良く知られている。なお、第１図にお
いて、出力MOSトランジスタ回路を構成する出
力インバータ用のMOSTQ1，Q2および、FF回路
を構成するFF充電用のMOSTQ10，Q20、負荷用
のMOSTQ11，Q21、入力用のMOSTQ12，Q22、
放電用のMOSTQ13，Q23およびFFラツチ用の
MOSTQ14，Q24は全てNMOSTである。た第２
図のMOSTQ30〜Q41もNMOSTである。
第３図はこの従来例を説明するための動作タイ
ミングチヤートを示す。FF入力信号IN，は、
メモリセル情報をＩ／Ｏバスラインに伝えるため
の活性化信号φにより活性化される。活性化信号
であるクロツク信号φにより活性化される。クロ
ツク信号φは最初の時点T0以前では低レベル
（接地レベル）である。反転クロツク信号はFF
回路のゲート充電点N3，N4をドレイン電源電圧
VCCからMOSTの閾値電圧VTを引いたレベル（以
下、VCC−VTという。）までの充電用の
MOSTQ10，Q20を介して充電し、負荷用の
MOSTQ11，Q21を導通状態にしている。FFの活
性化信号φ1は第２図に示す発生回路により、φ
の立ち上り時間よりある遅延時間をへて低レベル
（接地レベル）から高レベル（電源レベル）まで
遷移する。
ミングチヤートを示す。FF入力信号IN，は、
メモリセル情報をＩ／Ｏバスラインに伝えるため
の活性化信号φにより活性化される。活性化信号
であるクロツク信号φにより活性化される。クロ
ツク信号φは最初の時点T0以前では低レベル
（接地レベル）である。反転クロツク信号はFF
回路のゲート充電点N3，N4をドレイン電源電圧
VCCからMOSTの閾値電圧VTを引いたレベル（以
下、VCC−VTという。）までの充電用の
MOSTQ10，Q20を介して充電し、負荷用の
MOSTQ11，Q21を導通状態にしている。FFの活
性化信号φ1は第２図に示す発生回路により、φ
の立ち上り時間よりある遅延時間をへて低レベル
（接地レベル）から高レベル（電源レベル）まで
遷移する。
仮に今、入力信号IN，がそれぞれ論理
“１”レベル、“０”レベルとすると、FFの接点
N1，N2はそれぞれ高レベル、低レベルにラツチ
される。これによりMOSTQ1は導通状態に、Q2
は非導通状態になり、外部出力信号OUTは論理
“１”レベルを示す。FF活性化信号φ1が高レベル
から低レベルへ遷移することにより、接点N1は
低レベルとなりMOSTQ1は非導通状態になり、
外部出力信号OUTは高インピーダンス状態にな
る。
“１”レベル、“０”レベルとすると、FFの接点
N1，N2はそれぞれ高レベル、低レベルにラツチ
される。これによりMOSTQ1は導通状態に、Q2
は非導通状態になり、外部出力信号OUTは論理
“１”レベルを示す。FF活性化信号φ1が高レベル
から低レベルへ遷移することにより、接点N1は
低レベルとなりMOSTQ1は非導通状態になり、
外部出力信号OUTは高インピーダンス状態にな
る。
このように、外部出力OUTの出力有効幅はFF
活性化信号φ1の活性化期間によつて決定される。
従来例において、φ1の活性化期間は、第２図に
よりFF入力信号の活性化信号であるφの反転信
号により決定されていることがわかる。
活性化信号φ1の活性化期間によつて決定される。
従来例において、φ1の活性化期間は、第２図に
よりFF入力信号の活性化信号であるφの反転信
号により決定されていることがわかる。
一般にダイナミツク型メモリ回路では、電荷の
充放電により回路を駆動することより、信号系統
は活性化信号と充電信号とに大別される。第３図
においてクロツク信号φ、FF活性化信号φ1が活
性化信号、反転クロツク信号がFF充電信号に
相当する。つまり、活性化信号の活性化中にセル
情報の読み出し（または書き込み）が行なわれ、
充電信号の活性化中に次のサイクルにそなえての
準備が行なわれる。このため、従来例では外部出
力信号の有効幅はサイクル時間TCの半分以下に
なつている。さらに、FF活性化信号φ1の活性化
幅がアクセスタイムと同じになるほどの最小幅の
時には出力の有効幅はほとんどなくなる。
充放電により回路を駆動することより、信号系統
は活性化信号と充電信号とに大別される。第３図
においてクロツク信号φ、FF活性化信号φ1が活
性化信号、反転クロツク信号がFF充電信号に
相当する。つまり、活性化信号の活性化中にセル
情報の読み出し（または書き込み）が行なわれ、
充電信号の活性化中に次のサイクルにそなえての
準備が行なわれる。このため、従来例では外部出
力信号の有効幅はサイクル時間TCの半分以下に
なつている。さらに、FF活性化信号φ1の活性化
幅がアクセスタイムと同じになるほどの最小幅の
時には出力の有効幅はほとんどなくなる。
マイクロプロセツサの高速化や、テレビ映像信
号の記憶素子としての、ダイナミツク型メモリの
応用などのダイナミツク型メモリの高サイクルが
望まれる今日、従来例で述べたような出力形式で
は、必要な外部出力信号の有効幅の確保が困難に
なつてきているという問題点がある。
号の記憶素子としての、ダイナミツク型メモリの
応用などのダイナミツク型メモリの高サイクルが
望まれる今日、従来例で述べたような出力形式で
は、必要な外部出力信号の有効幅の確保が困難に
なつてきているという問題点がある。
（発明の目的）
本発明の目的は、上記の問題点を解消すること
により、従来例に比べ外部出力信号の有効幅を大
幅に増大したところの半導体出力回路を提供する
ことにある。
により、従来例に比べ外部出力信号の有効幅を大
幅に増大したところの半導体出力回路を提供する
ことにある。
（発明の構成）
本発明の半導体出力回路は、ドレインがそれぞ
れラツチ出力点に接続され各ゲートに一対の入力
信号の一方が入力される入力用のMOSトランジ
スタ対と、ソースが共に接地され各ドレインが対
応する前記ラツチ出力点を介して交差して互いの
ゲートに接続されるラツチ用のMOSトランジス
タ対と、前記ラツチ出力点に各ソースが対応して
接続されドレインと共にフリツプフロツプ活性化
信号が供給され各ゲートにフリツプフロツプ充電
信号により制御されるゲート充電信号が供給され
る負荷用のMOSトランジスタ対とを有するフリ
ツプフロツプ部と、ドレイン電源と接地間にドレ
インとソースが共通に出力端子に接続されて縦列
接続されかつ各ゲートが前記ラツチ出力点に対応
して接続される出力用のMOSトランジスタ部と
を有する半導体出力回路において、ドレインが前
記入力用MOSトランジスタ対の各ソースにそれ
ぞれ接続され各ゲートに共通にクロツク信号が入
力されソースが共に接地されるラツチ制御用の
MOSトランジスタ対を備え、前記クロツク信号
のサイクル期間の前半における前記フリツプフロ
ツプ活性化信号の立ち上がり時点においては前記
入力信号に対応するラツチ出力点の信号レベルに
なり、前記サイクル期間の後半では前記ラツチ制
御用のMOSトランジスタにより前記ラツチ出力
点の信号レベルがそのままラツチされて構成され
ている。
れラツチ出力点に接続され各ゲートに一対の入力
信号の一方が入力される入力用のMOSトランジ
スタ対と、ソースが共に接地され各ドレインが対
応する前記ラツチ出力点を介して交差して互いの
ゲートに接続されるラツチ用のMOSトランジス
タ対と、前記ラツチ出力点に各ソースが対応して
接続されドレインと共にフリツプフロツプ活性化
信号が供給され各ゲートにフリツプフロツプ充電
信号により制御されるゲート充電信号が供給され
る負荷用のMOSトランジスタ対とを有するフリ
ツプフロツプ部と、ドレイン電源と接地間にドレ
インとソースが共通に出力端子に接続されて縦列
接続されかつ各ゲートが前記ラツチ出力点に対応
して接続される出力用のMOSトランジスタ部と
を有する半導体出力回路において、ドレインが前
記入力用MOSトランジスタ対の各ソースにそれ
ぞれ接続され各ゲートに共通にクロツク信号が入
力されソースが共に接地されるラツチ制御用の
MOSトランジスタ対を備え、前記クロツク信号
のサイクル期間の前半における前記フリツプフロ
ツプ活性化信号の立ち上がり時点においては前記
入力信号に対応するラツチ出力点の信号レベルに
なり、前記サイクル期間の後半では前記ラツチ制
御用のMOSトランジスタにより前記ラツチ出力
点の信号レベルがそのままラツチされて構成され
ている。
（実施例）
以下、本発明の実施例について図面を参照して
説明する。
説明する。
第４図は本発明の第１の実施例の要部を示す回
路図、第５図はその動作タイミングチヤート、第
６図，第７図はそのFF充電信号、活性化信号の
発生回路図である。
路図、第５図はその動作タイミングチヤート、第
６図，第７図はそのFF充電信号、活性化信号の
発生回路図である。
第４図によると、本発明の第１の実施例は、第
１図に示した従来例の回路において、入力信号
IN，INがそれぞれ入力される入力用の
MOSTQ12，Q22の各ソースと接地間に、各ゲー
トに共にクロツク信号φが入力されるFFラツチ
制御用のMOSTQa，Qbのドレイン・ソースがそ
れぞれ挿入接続されると共に、充電用の
MOSTQ10，Q20の各ゲートに共にFF充電信号φ3
が、また負荷用のMOSTQ11，Q21のドレインに
共にFF活性化信号φ4が供給されている。
１図に示した従来例の回路において、入力信号
IN，INがそれぞれ入力される入力用の
MOSTQ12，Q22の各ソースと接地間に、各ゲー
トに共にクロツク信号φが入力されるFFラツチ
制御用のMOSTQa，Qbのドレイン・ソースがそ
れぞれ挿入接続されると共に、充電用の
MOSTQ10，Q20の各ゲートに共にFF充電信号φ3
が、また負荷用のMOSTQ11，Q21のドレインに
共にFF活性化信号φ4が供給されている。
第５図、第６図、第７図によると、本実施例に
FF充電信号φ3、FF活性化信号φ4は以下のように
してクロツク信号φから得られる。
FF充電信号φ3、FF活性化信号φ4は以下のように
してクロツク信号φから得られる。
活性化信号φ2は第２図に示した従来例でのFF
活性化信号φ1の発生回路の多段縦続接続により
得ることができる。
活性化信号φ1の発生回路の多段縦続接続により
得ることができる。
本実施例における充電信号φ3は、第６図に示
す発生回路により得られる。基本的には第２図に
示した発生回路と同様であるが、信号φ2が低レ
ベルから高レベルへ遷移すると、信号φ2がゲー
ト入力信号であるMOSTQ40，Q41を通し、
MOSTQ36，Q38のゲート入力接点N33と、充電信
号φ3を接地電位にいたらしめる。
す発生回路により得られる。基本的には第２図に
示した発生回路と同様であるが、信号φ2が低レ
ベルから高レベルへ遷移すると、信号φ2がゲー
ト入力信号であるMOSTQ40，Q41を通し、
MOSTQ36，Q38のゲート入力接点N33と、充電信
号φ3を接地電位にいたらしめる。
本実施例におけるFF活性化信号φ4は、第７図
に示すように第２図に示す発生回路とまつたく同
様で、信号φ2の低レベルから高レベルへの遷移
により立ち上り、信号φ3の低レベルから高レベ
ルへの遷移により立ち下がる。
に示すように第２図に示す発生回路とまつたく同
様で、信号φ2の低レベルから高レベルへの遷移
により立ち上り、信号φ3の低レベルから高レベ
ルへの遷移により立ち下がる。
このようにして作られたFF充電信号φ3とFF活
性化信号φ2は図中の活性化信号φの立ち上り時
間T0によつてのみ制御され、立ち下り点T1の干
渉をうけない。
性化信号φ2は図中の活性化信号φの立ち上り時
間T0によつてのみ制御され、立ち下り点T1の干
渉をうけない。
次に、第５図の各信号のタイミングチヤートを
用いて本実施例の回路の動作を説明する。まず、
クロツク信号φによつて時点T0から遅延時間Td
の後に立ち上げられたFF充電信号φ3によつてゲ
ート充電点N3，N4が、充電用のMOSTQ10，Q20
を通して（VCC−VT）レベルまで充電される。
今、仮に、FF入力信号IN，がそれぞれ論理
“１”，“０”レベルであるならば、FF活性化信号
φ4の立ち上りにより、FF接点N1，N2は、それぞ
れ高レベル、低レベルにラツチされる。これによ
り、MOSTQ1は導通状態に、MOSTQ2は非導通
状態になり、外部出力信号OUTは論理“１”レ
ベルを示す。メモリ回路系の活性化信号であるク
ロツク信号φがその後の時点T1で立ち下がつて
も、クロツク信号φのサイクル期間TCの後半TB
においては、FF活性化信号φ4はそのレベルをラ
ツチし、また入力信号IN，はラツチ制御用の
MOSTQa，Qbによつて禁止されるので、ラツチ
出力点N1，N2は期間TWの間はFF回路のデータ
をラツチし続ける。この状態は次サイクルのFF
充電信号φ3の立ち上げられる時点T3まで続く。
従つてラツチ出力点NN1，N2に対応する出力端
子信号OUTの新しいデータNDの期間もTWであ
り、その後は次のFF活性化信号φ4の立ち上がる
時点T4までは斜線点に示すハイインピーダンス
期間HH1となる。続く。
用いて本実施例の回路の動作を説明する。まず、
クロツク信号φによつて時点T0から遅延時間Td
の後に立ち上げられたFF充電信号φ3によつてゲ
ート充電点N3，N4が、充電用のMOSTQ10，Q20
を通して（VCC−VT）レベルまで充電される。
今、仮に、FF入力信号IN，がそれぞれ論理
“１”，“０”レベルであるならば、FF活性化信号
φ4の立ち上りにより、FF接点N1，N2は、それぞ
れ高レベル、低レベルにラツチされる。これによ
り、MOSTQ1は導通状態に、MOSTQ2は非導通
状態になり、外部出力信号OUTは論理“１”レ
ベルを示す。メモリ回路系の活性化信号であるク
ロツク信号φがその後の時点T1で立ち下がつて
も、クロツク信号φのサイクル期間TCの後半TB
においては、FF活性化信号φ4はそのレベルをラ
ツチし、また入力信号IN，はラツチ制御用の
MOSTQa，Qbによつて禁止されるので、ラツチ
出力点N1，N2は期間TWの間はFF回路のデータ
をラツチし続ける。この状態は次サイクルのFF
充電信号φ3の立ち上げられる時点T3まで続く。
従つてラツチ出力点NN1，N2に対応する出力端
子信号OUTの新しいデータNDの期間もTWであ
り、その後は次のFF活性化信号φ4の立ち上がる
時点T4までは斜線点に示すハイインピーダンス
期間HH1となる。続く。
以上の説明より、本実施例では、外部出力信号
OUTの有効幅TWは、第５図に示すように、クロ
ツク信号φのサイクル前半TAにあるゲート充電
点N3，N4の充電時間TEを除き、クロツクサイク
ルTCのほぼ大部分を占めている。ここで、サイ
クル後半TBでは、入力用のMOSTQ12に縦列接続
されたFFラツチ制御用のMOSTQaは、FF回路
の入力信号INに対し禁止信号となるクロツク信
号φがゲート入力信号φが接地レベルとなるた
め、非導通状態となり、MOSTQ21，Q12の電流
径路によるFF活性化信号φ4からの電流を遮断す
る役割を果たす。
OUTの有効幅TWは、第５図に示すように、クロ
ツク信号φのサイクル前半TAにあるゲート充電
点N3，N4の充電時間TEを除き、クロツクサイク
ルTCのほぼ大部分を占めている。ここで、サイ
クル後半TBでは、入力用のMOSTQ12に縦列接続
されたFFラツチ制御用のMOSTQaは、FF回路
の入力信号INに対し禁止信号となるクロツク信
号φがゲート入力信号φが接地レベルとなるた
め、非導通状態となり、MOSTQ21，Q12の電流
径路によるFF活性化信号φ4からの電流を遮断す
る役割を果たす。
FF入力信号IN，がそれぞれ論理“０”“１”
レベルの場合もまた、MOSTQ22に縦続接続され
たMOSTQbがまつたく同様の働きをする。又、
FF入力信号IN，が充電期間中、FFラツチ制
御用のMOSTQa，Qbのゲートに共通に入力する
クロツク信号φは接地レベルとなるのでラツチ制
御用のMOSTQa，Qb非導通状態となり、接点
N1，N2にラツチされた入力信号IN，の情報
は保たれる。
レベルの場合もまた、MOSTQ22に縦続接続され
たMOSTQbがまつたく同様の働きをする。又、
FF入力信号IN，が充電期間中、FFラツチ制
御用のMOSTQa，Qbのゲートに共通に入力する
クロツク信号φは接地レベルとなるのでラツチ制
御用のMOSTQa，Qb非導通状態となり、接点
N1，N2にラツチされた入力信号IN，の情報
は保たれる。
第８図は本発明の、第２の実施例の要部を示す
回路図、第９図はその動作タイミングチヤートで
ある。
回路図、第９図はその動作タイミングチヤートで
ある。
本実施例は、第１図の従来例と異なる他の公知
のFFを有する出力回路に本発明を適用したもの
であり、その特徴とするところは、入力信号，
INが入力されるMOSTQ61，Q62のソースと接地
電位的にクロツク信号φが共にゲートに入力され
るラツチ制御用のMOSTQa1，Qb1を接続すると
共に、FF充電信号としてクロツク信号φを、ま
たFF活性化信号として第２図の活性化信号φ1を
用いたものである。なお、第８図において、Q50
〜Q62，Qa1，Qb1はNMOST，C1，C2は容量であ
る。
のFFを有する出力回路に本発明を適用したもの
であり、その特徴とするところは、入力信号，
INが入力されるMOSTQ61，Q62のソースと接地
電位的にクロツク信号φが共にゲートに入力され
るラツチ制御用のMOSTQa1，Qb1を接続すると
共に、FF充電信号としてクロツク信号φを、ま
たFF活性化信号として第２図の活性化信号φ1を
用いたものである。なお、第８図において、Q50
〜Q62，Qa1，Qb1はNMOST，C1，C2は容量であ
る。
次に、本実施例の動作について説明する。
今、仮にFF入力信号IN，がそれぞれ論理
“１”，“０”とする。まず第９図に示すように、
FF回路の充電信号を相当するクロツク信号φが
時点T0で立ち上がると、FF充電用のMOSTQ53
を通して、ゲート充電点N50がVCC−VTレベルま
で充電される。その後、FF回路活性化信号φ1（本
実施例において活性化信号φ1はメモリセル情報
をＩ／Ｏバスラインに伝えるために活性化信号と
しても使用される。）が立ち上がることにより、
接点N1に高レベル接点N2に低レベルがそれぞれ
ラツチされる。これによつて、MOSTQ1が導通
状態となり外部出力信号OUTは論理“１”レベ
ルを示す。時核T1に充電信号φが立ち下がるこ
とによりMOSTQ53を通じて接点N50が接地レベ
ルとなり、MOSTQ52，Q54が非導通状態となり、
FF回路と活性化信号φ1が切り離され、活性化信
号φ1のレベルに関わりなく接点N1，N2の情報は
保持される。又、MOSTQ61，Q62に縦続接続さ
れたMOSTQa1，Qb1は第４図における
MOSTQa，Qbと同様の役割を果たし、FF入力信
号IN，の充電期間中の接点N1，N2の情報を
保障する。
“１”，“０”とする。まず第９図に示すように、
FF回路の充電信号を相当するクロツク信号φが
時点T0で立ち上がると、FF充電用のMOSTQ53
を通して、ゲート充電点N50がVCC−VTレベルま
で充電される。その後、FF回路活性化信号φ1（本
実施例において活性化信号φ1はメモリセル情報
をＩ／Ｏバスラインに伝えるために活性化信号と
しても使用される。）が立ち上がることにより、
接点N1に高レベル接点N2に低レベルがそれぞれ
ラツチされる。これによつて、MOSTQ1が導通
状態となり外部出力信号OUTは論理“１”レベ
ルを示す。時核T1に充電信号φが立ち下がるこ
とによりMOSTQ53を通じて接点N50が接地レベ
ルとなり、MOSTQ52，Q54が非導通状態となり、
FF回路と活性化信号φ1が切り離され、活性化信
号φ1のレベルに関わりなく接点N1，N2の情報は
保持される。又、MOSTQ61，Q62に縦続接続さ
れたMOSTQa1，Qb1は第４図における
MOSTQa，Qbと同様の役割を果たし、FF入力信
号IN，の充電期間中の接点N1，N2の情報を
保障する。
接点N1は次サイクルの時核T0に充電信号φが
立ち上がることにより、MOSTQ62，Q61を通じ
て接地レベルとなるまで入力信号IN，の情報
を保持し続ける。又、充電信号φが立ち上がる
と、MOSTQ53を通じて接点N50がVCC−VTレベ
ルに充電されることにより、接点N52，N53は
MOSTQ54を通じて接地レベルとなり、
MOSTQ56は非導通状態となる。これによつて
MOSTQ56，Q62，Q61を介する電流径路を遮断す
る。
立ち上がることにより、MOSTQ62，Q61を通じ
て接地レベルとなるまで入力信号IN，の情報
を保持し続ける。又、充電信号φが立ち上がる
と、MOSTQ53を通じて接点N50がVCC−VTレベ
ルに充電されることにより、接点N52，N53は
MOSTQ54を通じて接地レベルとなり、
MOSTQ56は非導通状態となる。これによつて
MOSTQ56，Q62，Q61を介する電流径路を遮断す
る。
以上の説明より外部出力信号OUTの有効幅は、
FF回路活性化信号φ1の立ち上がり点から次サイ
クルの接地電位φの立ち上がり点のほぼサイクル
TC全域にわたり保障され、本発明が本実施例に
おいても有効であることがわかる。
FF回路活性化信号φ1の立ち上がり点から次サイ
クルの接地電位φの立ち上がり点のほぼサイクル
TC全域にわたり保障され、本発明が本実施例に
おいても有効であることがわかる。
（発明の効果）
以上、詳細説明したとおり、本発明によれば、
上記の構成により、外部出力信号の有効幅を大幅
に増大したところの半導体出力回路が得られる。
上記の構成により、外部出力信号の有効幅を大幅
に増大したところの半導体出力回路が得られる。
第１図は従来の半導体出力回路の一例の要部を
示す回路図、第２図はそのFF活性化信号発生回
路図、第３図はその動作タイミングチヤート、第
４図は本発明の第１の実施例の要部を示す回路
図、第５図はその動作タイミングチヤート、第６
図、第７図はそのFF充電信号、活性化信号の発
生回路図、第８図は本発明の第２の実施例の要部
を示す回路図、第９図はその動作タイミングチヤ
ートである。 IN，…入力信号、N1，N2…ラツチ出力点、
N3，N4…ゲート充電点、Q1，Q2…出力インバー
タ用のMOST、Q10，Q20…充電用のMOST、
Q11，Q21…負荷用のMOST、Q12，Q22…入力用
のMOST、Q14，Q24…FFラツチ用のMOST、
Qa，Qb…ラツチ制御用のMOST、OUT…出力端
子信号、TA…サイクルの前半、TB…サイクルの
後半、TC…サイクル期間、VCC…ドレイン電源電
圧、φ…クロツク信号、φ1，φ2…活性化信号、
φ3…FF充電信号、φ4…FF活性化信号。
示す回路図、第２図はそのFF活性化信号発生回
路図、第３図はその動作タイミングチヤート、第
４図は本発明の第１の実施例の要部を示す回路
図、第５図はその動作タイミングチヤート、第６
図、第７図はそのFF充電信号、活性化信号の発
生回路図、第８図は本発明の第２の実施例の要部
を示す回路図、第９図はその動作タイミングチヤ
ートである。 IN，…入力信号、N1，N2…ラツチ出力点、
N3，N4…ゲート充電点、Q1，Q2…出力インバー
タ用のMOST、Q10，Q20…充電用のMOST、
Q11，Q21…負荷用のMOST、Q12，Q22…入力用
のMOST、Q14，Q24…FFラツチ用のMOST、
Qa，Qb…ラツチ制御用のMOST、OUT…出力端
子信号、TA…サイクルの前半、TB…サイクルの
後半、TC…サイクル期間、VCC…ドレイン電源電
圧、φ…クロツク信号、φ1，φ2…活性化信号、
φ3…FF充電信号、φ4…FF活性化信号。
Claims (1)
- １ ドレインがそれぞれラツチ出力点に接続され
各ゲートに一対の入力信号の一方が入力される入
力用のMOSトランジスタ対と、ソースが共に接
地され各ドレインが対応する前記ラツチ出力点を
介して交差して互いのゲートに接続されるラツチ
用のMOSトランジスタ対と、前記ラツチ出力点
に各ソースが対応して接続されドレインに共にフ
リツプフロツプ活性化信号が供給され各ゲートに
フリツプフロツプ充電信号により制御されるゲー
ト充電信号が供給される負荷用のMOSトランジ
スタ対とを有するフリツプフロツプ部と、ドレイ
ン電源と接地間にドレインとソースが共通に出力
端子に接続されて縦列接続されかつ各ゲートが前
記ラツチ出力点に対応して接続される出力用の
MOSトランジスタ部とを有する半導体出力回路
において、ドレインが前記入力用のMOSトラン
ジスタ対の各ソースにそれぞれ接続され各ゲート
に共通にクロツク信号が入力されソースが共に接
地されるラツチ制御用のMOSトランジスタ対を
備え、前記クロツク信号のサイクル期間の前半に
おける前記フリツプフロツプ活性化信号の立ち上
がり時点においては前記入力信号に対応するラツ
チ出力点の信号レベルになり、前記サイクル期間
の後半では前記ラツチ制御用のMOSトランジス
タにより前記ラツチ出力点の信号レベルがそのま
まラツチされることを特徴とする半導体出力回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59131462A JPS6111992A (ja) | 1984-06-26 | 1984-06-26 | 半導体出力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59131462A JPS6111992A (ja) | 1984-06-26 | 1984-06-26 | 半導体出力回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6111992A JPS6111992A (ja) | 1986-01-20 |
| JPH0516120B2 true JPH0516120B2 (ja) | 1993-03-03 |
Family
ID=15058523
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59131462A Granted JPS6111992A (ja) | 1984-06-26 | 1984-06-26 | 半導体出力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6111992A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0810550B2 (ja) * | 1986-09-09 | 1996-01-31 | 日本電気株式会社 | バツフア回路 |
| KR100316718B1 (ko) * | 1999-12-13 | 2001-12-12 | 윤종용 | 데이터 스큐에 둔감한 데이터 수신기 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5850697A (ja) * | 1981-09-21 | 1983-03-25 | Hitachi Ltd | メモリ読出増幅器駆動信号発生回路 |
| JPS59207091A (ja) * | 1983-05-10 | 1984-11-24 | Toshiba Corp | ダイナミツクメモリのデ−タ出力回路 |
-
1984
- 1984-06-26 JP JP59131462A patent/JPS6111992A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6111992A (ja) | 1986-01-20 |
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