JPH0516184B2 - - Google Patents
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- Publication number
- JPH0516184B2 JPH0516184B2 JP58026460A JP2646083A JPH0516184B2 JP H0516184 B2 JPH0516184 B2 JP H0516184B2 JP 58026460 A JP58026460 A JP 58026460A JP 2646083 A JP2646083 A JP 2646083A JP H0516184 B2 JPH0516184 B2 JP H0516184B2
- Authority
- JP
- Japan
- Prior art keywords
- links
- word line
- distance
- decoders
- signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
Landscapes
- Techniques For Improving Reliability Of Storages (AREA)
- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は不良ビツトを救済するための予備ビ
ツトを内蔵する、いわゆる冗長性を備えた半導体
記憶装置に関するものである。
ツトを内蔵する、いわゆる冗長性を備えた半導体
記憶装置に関するものである。
第１図は従来の半導体記憶装置を示す一部詳細
な回路図であり、一例として、レーザプログラム
方式の冗長性ダイナミツクMOS半導体記憶装置
について説明する。同図において、Q1〜Q5は各
ドレインが共通にノードＮに接続し、各ソースが
共通に接地電位Vssの接地端子に接続し、各ゲー
トにそれぞれアドレス信号RA2，2，……
RA6，6が入力する絶縁ゲート型電界効果トラ
ンジスタ（以下MOSTと称する）、Q6はドレイン
が電源電圧Vccの電源端子に接続し、ソースがノ
ードＮに接続し、ゲートにブリチヤージ信号
PRDが入力するMOST、Q7〜Q10は各ソースが
共通にノードＮに接続し、各ゲートに共通に分離
信号CRDIが入力するMOST、Q11〜Q14は各ゲー
トがMOSTQ7〜Q10のドレインにそれぞれ接続
し、各ドレインにワード線駆動信号CR0〜CR3が
入力するMOST、L1〜L4は各一端がMOST、
Q11〜Q14のソースに接続し、そして、第２図に
示すように、リンク間距離ｄで配置され、レーザ
で溶断可能なリンク、WLo〜WLo+3は各一端がリ
ンクL1〜L4の他端に接続するワード線である。
な回路図であり、一例として、レーザプログラム
方式の冗長性ダイナミツクMOS半導体記憶装置
について説明する。同図において、Q1〜Q5は各
ドレインが共通にノードＮに接続し、各ソースが
共通に接地電位Vssの接地端子に接続し、各ゲー
トにそれぞれアドレス信号RA2，2，……
RA6，6が入力する絶縁ゲート型電界効果トラ
ンジスタ（以下MOSTと称する）、Q6はドレイン
が電源電圧Vccの電源端子に接続し、ソースがノ
ードＮに接続し、ゲートにブリチヤージ信号
PRDが入力するMOST、Q7〜Q10は各ソースが
共通にノードＮに接続し、各ゲートに共通に分離
信号CRDIが入力するMOST、Q11〜Q14は各ゲー
トがMOSTQ7〜Q10のドレインにそれぞれ接続
し、各ドレインにワード線駆動信号CR0〜CR3が
入力するMOST、L1〜L4は各一端がMOST、
Q11〜Q14のソースに接続し、そして、第２図に
示すように、リンク間距離ｄで配置され、レーザ
で溶断可能なリンク、WLo〜WLo+3は各一端がリ
ンクL1〜L4の他端に接続するワード線である。
なお、前記MOST，Q1〜Q10は行デコーダを構
成し、前記MOSTQ11〜Q14はサブデコーダおよ
びワード線駆動回路を構成し、前記ワード線駆動
信号CR0〜CR3は図示せぬアドレス信号RA0，
RA0，RA1および1によつてデコードされた信
号である。前記ブリチヤージ信号PRDは前記行
デコーダをブリチヤージするための信号である。
前記分離信号CRDIは行デコーダの出力であるノ
ードＮとMOSTQ11〜Q14のゲートを切り離すた
めの信号である。
成し、前記MOSTQ11〜Q14はサブデコーダおよ
びワード線駆動回路を構成し、前記ワード線駆動
信号CR0〜CR3は図示せぬアドレス信号RA0，
RA0，RA1および1によつてデコードされた信
号である。前記ブリチヤージ信号PRDは前記行
デコーダをブリチヤージするための信号である。
前記分離信号CRDIは行デコーダの出力であるノ
ードＮとMOSTQ11〜Q14のゲートを切り離すた
めの信号である。
次に、上記構成による半導体記憶装置の動作に
ついて説明する。まず、不良ビツトが存在しない
場合について説明する。この場合にはリンクL1
〜L4は溶断されない。したがつて、MOSTQ1〜
Q5のゲート電圧が0Vになるようなアドレス信号
RA2，RA2〜RA6，RA6が入力した場合、
MOSTQ1〜Q5はオフ状態のため、行デコーダの
出力に接続するノードＮは高電位に保たれる。一
方、図示せぬ他の行デコーダの出力に接続するノ
ードは必ず接地電位Vssに放電される。そして、
MOST，Q7〜Q10のゲートに高レベルの分離信号
CRDIが入力すると、このMOSTQ7〜Q10がオン
状態になる。このため、ノードＮの高電位はこの
オン状態のMOSTQ7〜Q10を介してMOSTQ11〜
Q14のゲートにそれぞれ伝達される。そして、分
離信号CRDIが低レベルになると、この
MOSTQ11〜Q14の高ゲート電位は各々のゲート
電極に閉じこめられる。そして、ワード線駆動信
号CR0〜CR3のうちの１つ、例えばワード線駆動
信号CR1が高電位になると、MOSTQ12がオン状
態となり、この高ゲート電位はこのオン状態の
MOSTQ12およびリンクL2を通してワード線
WLo+1に伝達される。このため、図示せぬメモリ
セルへのデータの読み出し／書き込みが行なわれ
る。
ついて説明する。まず、不良ビツトが存在しない
場合について説明する。この場合にはリンクL1
〜L4は溶断されない。したがつて、MOSTQ1〜
Q5のゲート電圧が0Vになるようなアドレス信号
RA2，RA2〜RA6，RA6が入力した場合、
MOSTQ1〜Q5はオフ状態のため、行デコーダの
出力に接続するノードＮは高電位に保たれる。一
方、図示せぬ他の行デコーダの出力に接続するノ
ードは必ず接地電位Vssに放電される。そして、
MOST，Q7〜Q10のゲートに高レベルの分離信号
CRDIが入力すると、このMOSTQ7〜Q10がオン
状態になる。このため、ノードＮの高電位はこの
オン状態のMOSTQ7〜Q10を介してMOSTQ11〜
Q14のゲートにそれぞれ伝達される。そして、分
離信号CRDIが低レベルになると、この
MOSTQ11〜Q14の高ゲート電位は各々のゲート
電極に閉じこめられる。そして、ワード線駆動信
号CR0〜CR3のうちの１つ、例えばワード線駆動
信号CR1が高電位になると、MOSTQ12がオン状
態となり、この高ゲート電位はこのオン状態の
MOSTQ12およびリンクL2を通してワード線
WLo+1に伝達される。このため、図示せぬメモリ
セルへのデータの読み出し／書き込みが行なわれ
る。
なお、例えばワード線WLo+1に接続されたメモ
リセル（図示せず）に不良ビツトがあつた場合、
このワード線WLo+1に接続するリンクL2をレーザ
で溶断し、ワード線駆動信号CR1がワード線
WLo+1に伝達されないようにし、不良ビツトから
のデータの読み出し／書き込みがなされないよう
にする。しかしながら、従来の半導体記憶装置で
は例えばリンクL2を溶断する場合、レーザのス
ポツト径が8μｍであり、スポツト径の位置決め
精度が2μｍの誤差を有するので、リンク間距離
ｄを小さくすると、相となるリンク（例えばリン
クL2に対してリンクL1およびL3）が溶断する。
このため、リンクの幅を例えば3μｍとすると、
リンク間距離ｄは少なくとも7.5μｍを必要とす
る。このように、リンク間距離ｄをあまり小さく
することができず、メモリ装置の実装密度を向上
させることができない欠点があつた。
リセル（図示せず）に不良ビツトがあつた場合、
このワード線WLo+1に接続するリンクL2をレーザ
で溶断し、ワード線駆動信号CR1がワード線
WLo+1に伝達されないようにし、不良ビツトから
のデータの読み出し／書き込みがなされないよう
にする。しかしながら、従来の半導体記憶装置で
は例えばリンクL2を溶断する場合、レーザのス
ポツト径が8μｍであり、スポツト径の位置決め
精度が2μｍの誤差を有するので、リンク間距離
ｄを小さくすると、相となるリンク（例えばリン
クL2に対してリンクL1およびL3）が溶断する。
このため、リンクの幅を例えば3μｍとすると、
リンク間距離ｄは少なくとも7.5μｍを必要とす
る。このように、リンク間距離ｄをあまり小さく
することができず、メモリ装置の実装密度を向上
させることができない欠点があつた。
したがつて、この発明の目的はリンク間距離ｄ
を小さくでき、メモリ装置の実装密度を向上する
ことができる半導体記憶装置を提供するものであ
る。
を小さくでき、メモリ装置の実装密度を向上する
ことができる半導体記憶装置を提供するものであ
る。
このような目的を達成するため、この発明は多
重化された１つの行デコーダあるいは列デコーダ
に接続され、同一の配線層で形成された複数のリ
ンクを距離ｄ２で近接配置すると共に、隣接する
行デコーダあるいは列デコーダに接続され、同一
の配線層で形成されたリンクをd3＞d2の関係を満
たす距離d3で配置するものであり、以下実施例を
用いて詳細に説明する。
重化された１つの行デコーダあるいは列デコーダ
に接続され、同一の配線層で形成された複数のリ
ンクを距離ｄ２で近接配置すると共に、隣接する
行デコーダあるいは列デコーダに接続され、同一
の配線層で形成されたリンクをd3＞d2の関係を満
たす距離d3で配置するものであり、以下実施例を
用いて詳細に説明する。
第３図はこの発明に係る半導体記憶装置の一実
施例を示す回路図であり、一例としてサブデコー
ダをワード線駆動信号CR0およびCR1の２つで選
択す場合を示す。同図において、Q15はドレイン
がノードＮに接続し、ソースが接続電圧Vssの接
地端子に接続し、ゲートにアドレス信号RA1，
RA1が入力するMOST、L5およびL6はその詳細
な配置を第４図に示すように、相となるリンク
（第４図ではL5とL6，L7とL8，L9とL10では同相
リンク間距離d2で配置し、他の相リンク（例えば
L8，L9）とは他相リンク間距離d3（d3＞d2）で配
置した、レーザで溶断可能なリンクである。
施例を示す回路図であり、一例としてサブデコー
ダをワード線駆動信号CR0およびCR1の２つで選
択す場合を示す。同図において、Q15はドレイン
がノードＮに接続し、ソースが接続電圧Vssの接
地端子に接続し、ゲートにアドレス信号RA1，
RA1が入力するMOST、L5およびL6はその詳細
な配置を第４図に示すように、相となるリンク
（第４図ではL5とL6，L7とL8，L9とL10では同相
リンク間距離d2で配置し、他の相リンク（例えば
L8，L9）とは他相リンク間距離d3（d3＞d2）で配
置した、レーザで溶断可能なリンクである。
なお、前記同相リンク間距離d2は相となるリン
クをすべて溶断するため、製造技術上で許容され
る距離まで近接できる。また、リンクの隣り合う
一方の相と他方の相との間の他相リンク間距離d3
はレーザスポツト径および位置合せ精度の誤差を
考慮した距離である。したがつて、一例として、
レーザスポツト径8μｍ、位置合せ誤差2μｍ、リ
ンク幅3μｍ、同相リンク間距臨d3が3μｍでは他
相リンク間距離d3は6.75μｍとなる。また、相と
なるリンクは１つの行デコーダとサブデコーダの
ワード線駆動信号によつて選択されるワード線に
接続するリンクの組である。
クをすべて溶断するため、製造技術上で許容され
る距離まで近接できる。また、リンクの隣り合う
一方の相と他方の相との間の他相リンク間距離d3
はレーザスポツト径および位置合せ精度の誤差を
考慮した距離である。したがつて、一例として、
レーザスポツト径8μｍ、位置合せ誤差2μｍ、リ
ンク幅3μｍ、同相リンク間距臨d3が3μｍでは他
相リンク間距離d3は6.75μｍとなる。また、相と
なるリンクは１つの行デコーダとサブデコーダの
ワード線駆動信号によつて選択されるワード線に
接続するリンクの組である。
次に、上記構成による半導体記憶装置の動作に
ついて説明する。まず、不良ビツトが存在しない
場合について説明する。この場合にはリンクL5
およびL6は溶断されない。したがつて、
MOSTQ1〜Q2およびQ15はオフ状態のため、行デ
コーダの出力に接続すノードＮは高電位に保持さ
れる。一方、図示せぬ他の行デコーダの出力に接
続するノードは必ず接地電位Vssに放電される。
そして、MOSTQ7およびQ8のゲートに高レベル
の分離信号CRDIが入力すると、このMOSTQ7お
よびQ8がオン状態になる。したがつて、このノ
ードＮの高電位はこのオン状態のMOSTQ7およ
びQ8を通してMOSTQ11およびQ12のゲートにそ
れぞれ伝達される。そして、分離信号CRDIが低
レベルになると、このMOSTQ11およびQ12の高
ゲート電位は各々のゲート電極に閉じこめられ
る。そして、ワード線駆動信号CR0およびCR1の
うちの１つ、例えばワード線駆動信号CR1が高電
位になると、MOSTQ12がオン状態になる。この
ため、この高ゲート電位はこのオン状態の
MOSTQ12およびリンクL6を通してワード線
WLo+1に伝達され、メモリセル（図示せず）から
のデータ読み出し／書き込みが行なわれる。
ついて説明する。まず、不良ビツトが存在しない
場合について説明する。この場合にはリンクL5
およびL6は溶断されない。したがつて、
MOSTQ1〜Q2およびQ15はオフ状態のため、行デ
コーダの出力に接続すノードＮは高電位に保持さ
れる。一方、図示せぬ他の行デコーダの出力に接
続するノードは必ず接地電位Vssに放電される。
そして、MOSTQ7およびQ8のゲートに高レベル
の分離信号CRDIが入力すると、このMOSTQ7お
よびQ8がオン状態になる。したがつて、このノ
ードＮの高電位はこのオン状態のMOSTQ7およ
びQ8を通してMOSTQ11およびQ12のゲートにそ
れぞれ伝達される。そして、分離信号CRDIが低
レベルになると、このMOSTQ11およびQ12の高
ゲート電位は各々のゲート電極に閉じこめられ
る。そして、ワード線駆動信号CR0およびCR1の
うちの１つ、例えばワード線駆動信号CR1が高電
位になると、MOSTQ12がオン状態になる。この
ため、この高ゲート電位はこのオン状態の
MOSTQ12およびリンクL6を通してワード線
WLo+1に伝達され、メモリセル（図示せず）から
のデータ読み出し／書き込みが行なわれる。
次に、例えばワード線WLoに接続されたメモ
リセル（図示せず）に不良ビツトがあつた場合、
あるいは正規の行デコーダ自体の不良、例えば、
MOSTQ3が破壊された場合、ワード線WLoおよ
びWLo+1にそれぞれ接続するリンクL5およびL6
をレーザで溶断し、ワード線駆動信号CR0および
CR1がワード線WLoおよびWLo+1に伝達されない
ようにして、不良ビツトからのデータ読み出し／
書き込み、あるいは不良の行デコーダの選択が行
なわれないようにする。
リセル（図示せず）に不良ビツトがあつた場合、
あるいは正規の行デコーダ自体の不良、例えば、
MOSTQ3が破壊された場合、ワード線WLoおよ
びWLo+1にそれぞれ接続するリンクL5およびL6
をレーザで溶断し、ワード線駆動信号CR0および
CR1がワード線WLoおよびWLo+1に伝達されない
ようにして、不良ビツトからのデータ読み出し／
書き込み、あるいは不良の行デコーダの選択が行
なわれないようにする。
このように、相となるリンクL5およびL8は共
に溶断されるため、製造技術上で許容される距離
まで近接配置できる。そして、前記したように、
他相リンク間距離を小さくすることができる。
に溶断されるため、製造技術上で許容される距離
まで近接配置できる。そして、前記したように、
他相リンク間距離を小さくすることができる。
なお、前記の実施例ではサブデコーダを２つの
ワード線駆動信号CR0およびCR1で選択する場合
を示したが、４つのワード線駆動信号など任意の
数のワード線駆動信号で選択しても同様にできる
ことはもちろんである。また、前記の実施例では
行デコーダおよびワード線の不良救済について説
明したが、列デコーダおよびビツト線についても
同様に不良救済できることはもちろんである。ま
た、スタテツクMOSメモリ、バイボーラなど、
サブデコーダ信号を有するメモリにも同様に適用
することができることはもちろんである。
ワード線駆動信号CR0およびCR1で選択する場合
を示したが、４つのワード線駆動信号など任意の
数のワード線駆動信号で選択しても同様にできる
ことはもちろんである。また、前記の実施例では
行デコーダおよびワード線の不良救済について説
明したが、列デコーダおよびビツト線についても
同様に不良救済できることはもちろんである。ま
た、スタテツクMOSメモリ、バイボーラなど、
サブデコーダ信号を有するメモリにも同様に適用
することができることはもちろんである。
以上、詳細に説明したように、この発明に係る
半導体記憶装置によればリンク間距離を小さくす
ることができるので、記憶装置の実装密度を高く
することができる効果がある。
半導体記憶装置によればリンク間距離を小さくす
ることができるので、記憶装置の実装密度を高く
することができる効果がある。
第１図は従来の半導体記憶装置を示す回路図、
第２図は第１図のリンクの配置を示す図、第３図
はこの発明に係る半導体記憶装置の一実施例を示
す回路図、第４図は第３図のリンクの配置を示す
図である。 Q1〜Q15……絶縁ゲート型電界効果トランジス
タ、L1〜L10……リンク、RA0，0〜RA6，
６……アドレス信号、PRD……プリチヤージ信
号、CRDI……分離信号、WLo〜WLo+3……ワー
ド線、CR0〜CR3……ワード線駆動信号。なお、
図中、同一符号は同一または相当部分を示す。
第２図は第１図のリンクの配置を示す図、第３図
はこの発明に係る半導体記憶装置の一実施例を示
す回路図、第４図は第３図のリンクの配置を示す
図である。 Q1〜Q15……絶縁ゲート型電界効果トランジス
タ、L1〜L10……リンク、RA0，0〜RA6，
６……アドレス信号、PRD……プリチヤージ信
号、CRDI……分離信号、WLo〜WLo+3……ワー
ド線、CR0〜CR3……ワード線駆動信号。なお、
図中、同一符号は同一または相当部分を示す。
Claims (1)
- １ 少なくとも行デコーダあるいは列デコーダが
多重化され、１つの行選択信号あるいは列選択信
号が得られる半導体記憶装置において、多重化さ
れた１つの行デコーダあるいは列デコーダに接続
され、同一の配線層で形成された複数のリンクを
距離ｄ２で近接配置すると共に、隣接する行デコ
ーダあるいは列デコーダに接続され、同一の配線
層で形成されたリンクをｄ３＞ｄ２の関係を満た
す距離ｄ３で配置することを特徴とする半導体記
憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58026460A JPS59151454A (ja) | 1983-02-17 | 1983-02-17 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58026460A JPS59151454A (ja) | 1983-02-17 | 1983-02-17 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59151454A JPS59151454A (ja) | 1984-08-29 |
| JPH0516184B2 true JPH0516184B2 (ja) | 1993-03-03 |
Family
ID=12194116
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58026460A Granted JPS59151454A (ja) | 1983-02-17 | 1983-02-17 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59151454A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5636172A (en) * | 1995-12-22 | 1997-06-03 | Micron Technology, Inc. | Reduced pitch laser redundancy fuse bank structure |
| US5905295A (en) | 1997-04-01 | 1999-05-18 | Micron Technology, Inc. | Reduced pitch laser redundancy fuse bank structure |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58176948A (ja) * | 1982-04-12 | 1983-10-17 | Toshiba Corp | 半導体装置 |
-
1983
- 1983-02-17 JP JP58026460A patent/JPS59151454A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59151454A (ja) | 1984-08-29 |
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