JPH05166920A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH05166920A JPH05166920A JP3336549A JP33654991A JPH05166920A JP H05166920 A JPH05166920 A JP H05166920A JP 3336549 A JP3336549 A JP 3336549A JP 33654991 A JP33654991 A JP 33654991A JP H05166920 A JPH05166920 A JP H05166920A
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- polyimide film
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- semiconductor device
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Landscapes
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- Element Separation (AREA)
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Abstract
(57)【要約】
【目的】 結晶性および経済性良好な誘電体分離を提供
する。 【構成】 基板１上にポリイミド膜１２と、その上に半
導体を主材料とした素子形成層１３とが形成された。
する。 【構成】 基板１上にポリイミド膜１２と、その上に半
導体を主材料とした素子形成層１３とが形成された。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置およびその製
造方法、特に絶縁性の有機材料を用いた誘電体分離に関
するものである。
造方法、特に絶縁性の有機材料を用いた誘電体分離に関
するものである。
【０００２】
【従来の技術】近年、エレクトロニクス機器の高性能
化、低コスト化、小型化、高信頼性化を図るため、モノ
リシックパワーＩＣの開発・実用化が進められている。
しかし、パワーデバイスの高電流化、高耐圧化に伴いリ
ーク・ラッチアップなどの信頼性上の問題がますます起
こりやすくなってきている。このような背景から、特に
高耐圧のＩＣの中には、素子構造として、誘電体分離を
採用しているものがある。
化、低コスト化、小型化、高信頼性化を図るため、モノ
リシックパワーＩＣの開発・実用化が進められている。
しかし、パワーデバイスの高電流化、高耐圧化に伴いリ
ーク・ラッチアップなどの信頼性上の問題がますます起
こりやすくなってきている。このような背景から、特に
高耐圧のＩＣの中には、素子構造として、誘電体分離を
採用しているものがある。
【０００３】従来、誘電体分離は、結晶性、経済性など
に問題があり、なかなか実用化されなかった。誘電体分
離構造で形成される半導体素子としては、よくＭＯＳト
ランジスタを用いている事例が見られるが、ここでは、
バイポーラトランジスタを用いた例として、従来の誘電
体分離を図１２を用いて説明する。
に問題があり、なかなか実用化されなかった。誘電体分
離構造で形成される半導体素子としては、よくＭＯＳト
ランジスタを用いている事例が見られるが、ここでは、
バイポーラトランジスタを用いた例として、従来の誘電
体分離を図１２を用いて説明する。
【０００４】図１２は、従来の誘電体分離の素子構造の
断面図である。多結晶シリコン基板１上に酸化膜３を介
して形成されたＮ型の単結晶シリコンを主材料とした素
子形成領域２が複数個形成されている。多結晶シリコン
基板１と素子形成領域２は互いに電気的に絶縁されてい
る。このため、ＰＮ接合分離と異なり、寄生素子がな
く、リーク・ラッチアップが発生しない。素子形成領域
２内には、高濃度のＮ型コレクタ層９と高濃度のＮ型埋
め込み層６、低濃度のＰ型ベース層７と高濃度のＮ型エ
ミッタ層８でＮＰＮバイポーラトランジスタを構成して
いる。５はＡｌを主材料とした配線であり４はパッシベ
ーションである。又、もちろん素子形成領域２内には、
ＰＮＰトランジスタや抵抗、容量を形成することも可能
である。
断面図である。多結晶シリコン基板１上に酸化膜３を介
して形成されたＮ型の単結晶シリコンを主材料とした素
子形成領域２が複数個形成されている。多結晶シリコン
基板１と素子形成領域２は互いに電気的に絶縁されてい
る。このため、ＰＮ接合分離と異なり、寄生素子がな
く、リーク・ラッチアップが発生しない。素子形成領域
２内には、高濃度のＮ型コレクタ層９と高濃度のＮ型埋
め込み層６、低濃度のＰ型ベース層７と高濃度のＮ型エ
ミッタ層８でＮＰＮバイポーラトランジスタを構成して
いる。５はＡｌを主材料とした配線であり４はパッシベ
ーションである。又、もちろん素子形成領域２内には、
ＰＮＰトランジスタや抵抗、容量を形成することも可能
である。
【０００５】
【発明が解決しようとする課題】しかしながら、上記の
従来の多結晶シリコン基板１を用いた誘電体分離では、
多結晶シリコン基板１を少なくとも２００〜３００μｍ
と厚く成長しなければならない点で経済性が悪いだけで
なく、この多結晶シリコン基板１に起因する基板の湾曲
が発生しフォトリソグラフィーで微細パターンの形成が
難しくなるという欠点を有していた。
従来の多結晶シリコン基板１を用いた誘電体分離では、
多結晶シリコン基板１を少なくとも２００〜３００μｍ
と厚く成長しなければならない点で経済性が悪いだけで
なく、この多結晶シリコン基板１に起因する基板の湾曲
が発生しフォトリソグラフィーで微細パターンの形成が
難しくなるという欠点を有していた。
【０００６】本発明は、上記従来の問題点を解決する誘
電体分離の素子構造を提供することを目的とする。
電体分離の素子構造を提供することを目的とする。
【０００７】
【課題を解決するための手段】この目的を達成するた
め、基板上に絶縁性の有機材料を主材料とした絶縁層
と、絶縁層上に半導体を主材料とした素子形成層が形成
されているという構成をした誘電体分離の素子構造を採
用する。
め、基板上に絶縁性の有機材料を主材料とした絶縁層
と、絶縁層上に半導体を主材料とした素子形成層が形成
されているという構成をした誘電体分離の素子構造を採
用する。
【０００８】
【作用】この構成によって、長時間の高温での多結晶シ
リコンを成長する工程がなくなり、基板が熱によって湾
曲するのが従来の多結晶シリコンを用いたときに比べ低
減し、結晶性の良好な誘電体分離の実現が可能である。
リコンを成長する工程がなくなり、基板が熱によって湾
曲するのが従来の多結晶シリコンを用いたときに比べ低
減し、結晶性の良好な誘電体分離の実現が可能である。
【０００９】
【実施例】以下本発明の一実施例について、図面を参照
しながら説明する。
しながら説明する。
【００１０】図１は本発明の素子構造の断面図である。
単結晶シリコン基板１１上に全面に絶縁性の有機材料の
代表であるポリイミド膜１２が形成されている。さらに
この上にＮ型単結晶シリコンが主材料の素子形成層１３
があり、素子分離にはポリイミド膜１２が用いられてい
る。この素子形成層１３内には、高濃度のＮ型埋め込み
層１６と高濃度のＮ型コレクタ層１９、さらには低濃度
Ｐ型ベース層１７と高濃度のＮ型エミッタ層１８とでＮ
ＰＮバイポーラトランジスタを構成している。
単結晶シリコン基板１１上に全面に絶縁性の有機材料の
代表であるポリイミド膜１２が形成されている。さらに
この上にＮ型単結晶シリコンが主材料の素子形成層１３
があり、素子分離にはポリイミド膜１２が用いられてい
る。この素子形成層１３内には、高濃度のＮ型埋め込み
層１６と高濃度のＮ型コレクタ層１９、さらには低濃度
Ｐ型ベース層１７と高濃度のＮ型エミッタ層１８とでＮ
ＰＮバイポーラトランジスタを構成している。
【００１１】１５はＡｌを主材料とした配線である。ま
た、素子形成層１３内には、もちろんＰＮＰトランジス
タや抵抗、容量を形成することも可能である。
た、素子形成層１３内には、もちろんＰＮＰトランジス
タや抵抗、容量を形成することも可能である。
【００１２】また、Ｎ型埋め込み層１６の裏面には、Ａ
ｌを主材料とした裏面配線２０が形成されている。
ｌを主材料とした裏面配線２０が形成されている。
【００１３】この点は、多結晶シリコンを用いた誘電体
分離には、製造上困難であり、本発明のメリットの１つ
である。これによってコレクタ抵抗の低減や、配線の自
由度を向上させることができる。
分離には、製造上困難であり、本発明のメリットの１つ
である。これによってコレクタ抵抗の低減や、配線の自
由度を向上させることができる。
【００１４】さらに、コンタクト抵抗を低減するため
に、コレクタのコンタクトから裏面配線２０までの電気
導通をとるのに高濃度のＮ型拡散層で行なう代わりに、
素子形成層１３を棒状の金属で貫通させて接触させるこ
とが可能である。このために例えば、タングステン埋め
込みを利用して行うことが考えられる。
に、コレクタのコンタクトから裏面配線２０までの電気
導通をとるのに高濃度のＮ型拡散層で行なう代わりに、
素子形成層１３を棒状の金属で貫通させて接触させるこ
とが可能である。このために例えば、タングステン埋め
込みを利用して行うことが考えられる。
【００１５】また、実施例では、基板に単結晶シリコン
基板１１を用いたが、別の材料でも製造上問題なく、素
子形成層１３やポリイミド１２と熱膨張係数や接着性な
どで相性が良ければ、低コストで熱伝導率の高い材料を
用いても問題ない。このような利点は従来の多結晶シリ
コンを用いた誘電体分離と比べ、大きなメリットであ
る。
基板１１を用いたが、別の材料でも製造上問題なく、素
子形成層１３やポリイミド１２と熱膨張係数や接着性な
どで相性が良ければ、低コストで熱伝導率の高い材料を
用いても問題ない。このような利点は従来の多結晶シリ
コンを用いた誘電体分離と比べ、大きなメリットであ
る。
【００１６】次に本発明の製造方法について、図２〜図
１１を用いて説明する。図２に示されるように、最初に
単結晶シリコン基板２０上に高濃度のＮ型埋め込み層２
４を拡散を用いて形成する。この後、低濃度のＮ型シリ
コンの素子形成領域２２をエピタキシャル成長で形成す
る。次に、通常のバイポーラでは分離領域の形成として
Ｐ型拡散層を形成するが、本発明では、この工程を行わ
ず素子の主要の拡散層の形成を順次行っていく、すなわ
ち高濃度のＮ型コレクタ層２３、低濃度のＰ型ベース層
２６、高濃度のＮ型エミッタ層２５を形成してＮＰＮト
ランジスタを形成する。
１１を用いて説明する。図２に示されるように、最初に
単結晶シリコン基板２０上に高濃度のＮ型埋め込み層２
４を拡散を用いて形成する。この後、低濃度のＮ型シリ
コンの素子形成領域２２をエピタキシャル成長で形成す
る。次に、通常のバイポーラでは分離領域の形成として
Ｐ型拡散層を形成するが、本発明では、この工程を行わ
ず素子の主要の拡散層の形成を順次行っていく、すなわ
ち高濃度のＮ型コレクタ層２３、低濃度のＰ型ベース層
２６、高濃度のＮ型エミッタ層２５を形成してＮＰＮト
ランジスタを形成する。
【００１７】次に図３に示されるように、酸化膜２１の
分離領域に相当する領域をエッチングした後、さらに、
単結晶シリコン基板２０に到達するまでＳｉをエッチン
グして溝の形成を行う。さらに、酸化膜等の形成後、第
一ポリイミド膜２７を形成して、溝を埋め込む。
分離領域に相当する領域をエッチングした後、さらに、
単結晶シリコン基板２０に到達するまでＳｉをエッチン
グして溝の形成を行う。さらに、酸化膜等の形成後、第
一ポリイミド膜２７を形成して、溝を埋め込む。
【００１８】次に図４に示されるように、エッチングを
用いて溝の部分のみポリイミド膜２７が残るようにす
る。この後ポリイミド膜２７をベーキングする。
用いて溝の部分のみポリイミド膜２７が残るようにす
る。この後ポリイミド膜２７をベーキングする。
【００１９】図５に示されるように、トランジスタのコ
レクタ、ベース、エミッタのコンタクト穴あけを行う。
この後、Ａｌを主材料とした配線２８の形成を行う。
レクタ、ベース、エミッタのコンタクト穴あけを行う。
この後、Ａｌを主材料とした配線２８の形成を行う。
【００２０】次に図６に示されるように、まず、配線２
８の形成を行った後の素子形成層２２の表面にポジ型の
感光性の第二ポリイミド膜２９を形成後全面露光する。
８の形成を行った後の素子形成層２２の表面にポジ型の
感光性の第二ポリイミド膜２９を形成後全面露光する。
【００２１】また、第一支持基板３０表面に第三ポリイ
ミド膜２９ａを形成した後全面露光する。この両者のポ
リイミド同士を張り合わせたあと、ベーキングを行い第
一支持基板３０と素子形成層２２を第二ポリイミド膜２
９で完全に接着する。
ミド膜２９ａを形成した後全面露光する。この両者のポ
リイミド同士を張り合わせたあと、ベーキングを行い第
一支持基板３０と素子形成層２２を第二ポリイミド膜２
９で完全に接着する。
【００２２】次に図７に示されるように、単結晶シリコ
ン基板２０の裏面を、まず、Ｎ型埋め込み層２４に到達
しないように数百μｍを研磨する。このあと、ウエット
エッチでＮ型埋め込み層２４の途中までで、かつ、分離
の第一ポリイミド２７の先端が露出するまでエッチング
する。
ン基板２０の裏面を、まず、Ｎ型埋め込み層２４に到達
しないように数百μｍを研磨する。このあと、ウエット
エッチでＮ型埋め込み層２４の途中までで、かつ、分離
の第一ポリイミド２７の先端が露出するまでエッチング
する。
【００２３】次に、図８に示されるように、Ａｌスパッ
タとリソグラフィーを用いてＮ型埋め込み層２４裏面に
Ａｌを主材料とした裏面配線３１の形成を行う。
タとリソグラフィーを用いてＮ型埋め込み層２４裏面に
Ａｌを主材料とした裏面配線３１の形成を行う。
【００２４】次に、図９に示されるように、素子形成層
２２の裏面に第四ポリイミド膜３２を形成する。また、
第二支持基板３３表面に第四ポリイミド膜３２を形成す
る。この両者のポリイミド同士を張り合わせたあと、ベ
ーキングを行い第二支持基板３３と素子形成層２２裏面
を第五ポリイミド膜３４で完全に接着する。
２２の裏面に第四ポリイミド膜３２を形成する。また、
第二支持基板３３表面に第四ポリイミド膜３２を形成す
る。この両者のポリイミド同士を張り合わせたあと、ベ
ーキングを行い第二支持基板３３と素子形成層２２裏面
を第五ポリイミド膜３４で完全に接着する。
【００２５】次に、図１０に示されるように、第二ポリ
イミド膜２９を現像する。すると、第二ポリイミド膜２
９はエッチングされて第一支持基板３０と素子形成層２
２は剥がれるが、第四ポリイミド膜３２はエッチングさ
れないので第二支持基板３３と素子形成層２２は剥がれ
ない。
イミド膜２９を現像する。すると、第二ポリイミド膜２
９はエッチングされて第一支持基板３０と素子形成層２
２は剥がれるが、第四ポリイミド膜３２はエッチングさ
れないので第二支持基板３３と素子形成層２２は剥がれ
ない。
【００２６】次に、図１１に示されるように、素子形成
層２２表面にパッシベーションとして第五ポリイミド膜
３４を形成して、ポリイミドを主材料とした誘電体分離
を作製することができる。
層２２表面にパッシベーションとして第五ポリイミド膜
３４を形成して、ポリイミドを主材料とした誘電体分離
を作製することができる。
【００２７】以上の構成によって、長時間の高温での多
結晶シリコンを成長する工程がなくなり、基板が熱によ
って湾曲するのが従来の多結晶シリコンを用いたときに
比べ低減し、結晶性の良好な誘電体分離の実現が可能で
ある。
結晶シリコンを成長する工程がなくなり、基板が熱によ
って湾曲するのが従来の多結晶シリコンを用いたときに
比べ低減し、結晶性の良好な誘電体分離の実現が可能で
ある。
【００２８】
【発明の効果】以上のように本発明はポリイミドを主材
料とした誘電体分離を設けることにより、経済性と結晶
性の良好な誘電体分離を実現するものである。
料とした誘電体分離を設けることにより、経済性と結晶
性の良好な誘電体分離を実現するものである。
【図１】本発明の一実施例における半導体装置の素子構
造の断面図
造の断面図
【図２】本発明の実施例における半導体装置の製造方法
の素子構造の断面図
の素子構造の断面図
【図３】本発明の実施例における半導体装置の製造方法
の素子構造の断面図
の素子構造の断面図
【図４】本発明の実施例における半導体装置の製造方法
の素子構造の断面図
の素子構造の断面図
【図５】本発明の実施例における半導体装置の製造方法
の素子構造の断面図
の素子構造の断面図
【図６】本発明の実施例における半導体装置の製造方法
の素子構造の断面図
の素子構造の断面図
【図７】本発明の実施例における半導体装置の製造方法
の素子構造の断面図
の素子構造の断面図
【図８】本発明の実施例における半導体装置の製造方法
の素子構造の断面図
の素子構造の断面図
【図９】本発明の実施例における半導体装置の製造方法
の素子構造の断面図
の素子構造の断面図
【図１０】本発明の実施例における半導体装置の製造方
法の素子構造の断面図
法の素子構造の断面図
【図１１】本発明の実施例における半導体装置の製造方
法の素子構造の断面図
法の素子構造の断面図
【図１２】従来の一実施例における半導体装置の素子構
造の断面図
造の断面図
１ 多結晶シリコン基板 ２ 素子形成領域 ３ 酸化膜 ４ パッシベーション ５ 配線 ６ Ｎ型埋め込み層 ７ Ｐ型ベース層 ８ Ｎ型エミッタ層 ９ Ｎ型コレクタ層 １１ 単結晶シリコン基板 １２ ポリイミド膜 １３ 素子形成層 １４ 酸化膜 １５ 配線 １６ Ｎ型埋め込み層 １７ Ｐ型ベース層 １８ Ｎ型エミッタ層 １９ Ｎ型コレクタ層 ２０ 裏面配線 ２０ 単結晶シリコン基板 ２１ 酸化膜 ２２ 素子形成層 ２３ Ｎ型コレクタ層 ２４ Ｎ型埋め込み層 ２５ Ｎ型エミッタ層 ２６ Ｐ型ベース層 ２７ 第一ポリイミド膜 ２８ 配線 ２９ 第二ポリイミド膜 ３０ 第一支持基板 ３１ 裏面配線 ３３ 第二支持基板
Claims (2)
- 【請求項１】半導体基板上に形成されたポリイミド膜
と、前記ポリイミド膜上に形成された素子形成層と、前
記素子形成層内に形成されたバイポーラトランジスタと
で構成されたことを特徴とする半導体装置。 - 【請求項２】半導体基板に埋め込み層を形成する工程
と、前記半導体基板上に素子形成領域をエピタキシャル
成長する工程と、前記素子形成領域にトランジスタを形
成する工程と、前記素子形成領域の分離領域をエッチン
グし溝を形成する工程と、前記溝内部を含み前記素子形
成領域上に第一ポリイミド膜を形成する工程と、前記ト
ランジスタのコレクタ、ベース、エミッタの配線を形成
する工程と、前記配線上に第二ポリイミド膜を形成する
工程と、前記半導体基板に接着させる第一支持基板と、
前記第一支持基板上に第三ポリイミド膜を形成する工程
と、前記第二と第三ポリイミド膜を張り合わせる工程
と、前記半導体基板裏面をエッチング除去する工程と、
前記埋め込み層裏面に裏面配線を形成する工程と、前記
素子形成層裏面に第四ポリイミド膜を形成する工程と、
前記素子形成領域と接着させる第二支持基板と、前記第
二支持基板表面に第五ポリイミド膜を形成する工程と、
前記第四と第五ポリイミド膜を張り合わせる工程とを備
えたことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3336549A JPH05166920A (ja) | 1991-12-19 | 1991-12-19 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3336549A JPH05166920A (ja) | 1991-12-19 | 1991-12-19 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05166920A true JPH05166920A (ja) | 1993-07-02 |
Family
ID=18300286
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3336549A Pending JPH05166920A (ja) | 1991-12-19 | 1991-12-19 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05166920A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001127149A (ja) * | 1999-10-26 | 2001-05-11 | Denso Corp | 半導体装置およびその製造方法 |
| CN100466313C (zh) * | 2007-05-21 | 2009-03-04 | 华南师范大学 | ppn型发光晶体管及其制备方法 |
| JP2010123986A (ja) * | 2010-01-12 | 2010-06-03 | Denso Corp | 半導体装置およびその製造方法 |
| JP2016197618A (ja) * | 2015-04-02 | 2016-11-24 | 住友電気工業株式会社 | 半導体素子及び半導体素子の製造方法 |
-
1991
- 1991-12-19 JP JP3336549A patent/JPH05166920A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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