JPH05175089A - ウェーハidマーク構造及びその製法 - Google Patents

ウェーハidマーク構造及びその製法

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Publication number
JPH05175089A
JPH05175089A JP3344364A JP34436491A JPH05175089A JP H05175089 A JPH05175089 A JP H05175089A JP 3344364 A JP3344364 A JP 3344364A JP 34436491 A JP34436491 A JP 34436491A JP H05175089 A JPH05175089 A JP H05175089A
Authority
JP
Japan
Prior art keywords
wafer
pad
wiring
groove
chip
Prior art date
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Pending
Application number
JP3344364A
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English (en)
Inventor
Tadaaki Yamada
匡章 山田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Renesas Semiconductor Manufacturing Co Ltd
Kansai Nippon Electric Co Ltd
Original Assignee
Renesas Semiconductor Manufacturing Co Ltd
Kansai Nippon Electric Co Ltd
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Filing date
Publication date
Application filed by Renesas Semiconductor Manufacturing Co Ltd, Kansai Nippon Electric Co Ltd filed Critical Renesas Semiconductor Manufacturing Co Ltd
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Publication of JPH05175089A publication Critical patent/JPH05175089A/ja
Pending legal-status Critical Current

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Classifications

    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10WGENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W46/00Marks applied to devices, e.g. for alignment or identification
    • H10W46/101Marks applied to devices, e.g. for alignment or identification characterised by the type of information, e.g. logos or symbols
    • H10W46/106Marks applied to devices, e.g. for alignment or identification characterised by the type of information, e.g. logos or symbols digital information, e.g. bar codes
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10WGENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W46/00Marks applied to devices, e.g. for alignment or identification
    • H10W46/201Marks applied to devices, e.g. for alignment or identification located on the periphery of wafers, e.g. orientation notches or lot numbers

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  • Dicing (AREA)
  • Testing Or Measuring Of Semiconductors Or The Like (AREA)

Abstract

(57)【要約】 【目的】 ウェーハのダミーチップ2を利用し、バッド
4a,4bとウェーハID番号に対応する溝または溝設
置予定場所をまたぐ配線5を設ける。 【効果】 ダミーチップのバッドを有効チップのバッド
と同じ配置とすることで、既存のプローブカード及びテ
スターで、特性チェックと同時にウェーハID番号を容
易に読み取ることが出来、ウェーハの特性値とウェーハ
ID番号の対応と瞬時にとり、データ分析が容易とな
る。

Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】この発明は半導体集積装置に関
し、特に拡散工程におけるウェーハIDマークのつけ方
に関する。
【0002】
【従来の技術】従来、この種のウェーハIDのつけ方
は、図4に示すように、ウェーハ1の端にレーザーマー
キングによりたとえば英文字,数字等目視で読める文字
をマーキングしたり、図4に示すように、バーコード7
をマーキングしたりしていた。
【0003】
【発明が解決しようとする課題】ところで、上記の従来
のウェーハIDマークは、完成したICの電気的特性チ
ェック結果とID番号との対応をとるには、ウェーハI
Dマークが英数字では、目視でウェーハID番号をチェ
ックしたり、テスターにバーコード読み取り装置を付加
しなければならないという欠点があった。
【0004】
【課題を解決するための手段】そこで、この発明のウェ
ーハIDマーク構造は、ウェーハに設けたダミーチップ
上のビット構成された溝設置予定場所と、前記溝設置予
定場所に設けられ、ウェーハID番号に対応した溝と、
前記溝設置予定場所をまたいでそれぞれに薄膜形成した
配線と、前記配線の一端にそれぞれ設けたバッドと、他
端にそれぞれもしくは共通に設けたバッドとでなり、前
記配線は溝部における段差にもとづく断線もしくは断線
容易となっていることを特徴とする。
【0005】また、前記配線の一端側及び他端側のバッ
ドの位置を有効チップのバッドの位置と同じ配置とする
こともできる。
【0006】上記のウェーハIDマークの製法として
は、ウェーハ内のダミーチップ部の所定場所にビット構
成された溝設置予定場所をウェーハID番号に対応して
選択して、レーザーにより溝を刻む工程と、一端にそれ
ぞれバッドを有し他端にそれぞれもしくは共通にバッド
を有する配線を前記溝設置予定場所をまたいで薄膜形成
する工事が、有効チップの配線と同時に行われる工程と
を有することを特徴とする。
【0007】
【作用】上記のウェーハIDマーク構造によると、ダミ
ーチップのボンディングバッドを利用して電気的に断線
の有無を確認することで、溝の有無を確認できる。な
お、溝において配線が当初完全に断線していない場合で
も断線容易となっているので、電気測定時の通電で自然
に、または測定前に切断のための通電をすることにより
断線して、電気的に溝の有無を確認できる。
【0008】またダミーチップのバッド位置を有効チッ
プのバッドの位置と同じ配置にしておけば、有効チップ
の電気的特性検査を行うとき、同じプローブカードでチ
ェックすることができるのでID番号と特性検査結果と
を電気的に同じ工程、同じ設備でとり込むことができ
る。
【0009】上記の製造方法によれば、溝の有無でビッ
ト構成されたウェーハIDはレーザーにより刻むもので
あるので材料ウェーハ投入時に刻めば製造工程中は従来
同様、目視(また拡大目視)にて確認できるとともに、
有効チップが配線された以後の工程においては、電気的
にウェーハID番号を確認できる。
【0010】しかも、ダミーチップの配線は、ID番号
の異なるウェーハに対して、同じものであるから特別手
間も要しない。
【0011】
【実施例】以下、この発明について図面を参照して説明
する。
【0012】図1は本発明の実施例のウェーハ1であ
り、2はダミーチップ,3は有効チップである。図2
は、本発明のウェーハIDマークの一実施例であり、2
はダミーチップ,3は有効チップ,4aは一方のパッ
ド,4bは他方のバッド,4cは有効チップ3のバッ
ド,5は配線,6aは溝設置予定場所,6bは溝であ
る。
【0013】次に、ダミーチップ2に書き込んだウェー
ハIDマークに付いて、製法をともなって説明する。
【0014】材料ウェーハ投入時、あるいは、最初のパ
ターン形成後、ダミーチップ2の所定の部分の溝設置予
定場所6a,6aのウェーハID番号に対応した所に、
レーザーにて溝6b,6bを設ける。
【0015】有効チップ3の形成のための工事を進め、
有効チップ3の配線工事または電極形成と同時に、ダミ
ーチップ2も配線工事を行う。
【0016】配線5はそれぞれ、溝配置予定溝場所6a
をまたぎ、一端にそれぞれ、バッド4aを有し、他端に
は共通にバッド4bを有している。
【0017】上記のような配線を薄膜形成すれば、溝6
bをまたぐ配線5は断線し(もしくは断線容易にな
り)、溝のない所の配線5はつながっている。
【0018】したがって、一端側のバッド4aと他端側
バッド4bとの間を電気的に測定すれば、溝6bの有無
を確認することができる。
【0019】さらに、本実施例においては、ダミーチッ
プ2のバッド4a,4bの配置を、有無チップ3のバッ
ド4cの配置と同じにしたので、有効チップ3の電気的
特性検査を行う工程において、同じプローブカード等、
同じ設備で同時に、ID番号と対応した特性データを取
り込むことができる。
【0020】なお、当初溝6bをまたぐ配線が完全に断
線していなくても、溝のため段差にもとづく断線容易な
構造となっているので、測定前に通電して容易に断線と
することができる。
【0021】
【発明の効果】以上説明したように、この発明によれ
ば、有効チップの特性検査時、容易にテスターでウェー
ハID番号を読み取ることができるため、ウェーハの特
性データとウェーハIDの対応が瞬時にとれ、かつ分析
が容易にできるという効果がある。
【図面の簡単な説明】
【図1】 この発明のウェーハIDマークをつけたウェ
ーハの平面図である。
【図2】 この発明のウェーハIDマークをつけたチッ
プの平面図である。
【図3】 従来のウェーハIDマークをつけたウェーハ
の平面図である。
【図4】 従来の他のウェーハIDマークをつけたウェ
ーハの平面図である。
【符号の説明】
1 ウェーハ 2 ダミーチップ 3 有効チップ 4a,4b,4c バッド 5 配線 6a 溝設置予定場所 6b 溝

Claims (3)

    【特許請求の範囲】
  1. 【請求項1】ウェーハに設けたダミーチップ上のビット
    構成された溝設置予定場所と、 前記溝設置予定場所に設けられ、ウェーハID番号に対
    応した溝と、 前記溝設置予定場所をまたいでそれぞれに薄膜形成した
    配線と、 前記配線の一端にそれぞれ設けたパッドと、他端にそれ
    ぞれもしくは共通に設けたバッドとでなり、 前記配線は溝部における段差にもとづく断線もしくは断
    線容易となっていることを特徴とするウェーハIDマー
    クの構造。
  2. 【請求項2】前記一端側バッド及び他端側バッドのダミ
    ーチップ上の配置を、有効チップのバッドの配置に合わ
    せたことを特徴とする請求項1のウェーハIDマークの
    構造。
  3. 【請求項3】ウェーハ内のダミーチップ部の所定場所に
    ビット構成された溝設置場所をウェーハID番号に対応
    して選択してレーザーにより溝を刻む工程と、 一端にそれぞれバッドを有し、他端にそれぞれもしくは
    共通にバッドを有する配線を前記溝設置予定場所をまた
    いで薄膜形成する工事が、有効チップの配線もしくは電
    極形成と同時に行われる工程とを有することを特徴とす
    るウェーハIDマークの製造方法。
JP3344364A 1991-12-26 1991-12-26 ウェーハidマーク構造及びその製法 Pending JPH05175089A (ja)

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