JPH0582702A - 半導体パツケージ - Google Patents

半導体パツケージ

Info

Publication number
JPH0582702A
JPH0582702A JP3238526A JP23852691A JPH0582702A JP H0582702 A JPH0582702 A JP H0582702A JP 3238526 A JP3238526 A JP 3238526A JP 23852691 A JP23852691 A JP 23852691A JP H0582702 A JPH0582702 A JP H0582702A
Authority
JP
Japan
Prior art keywords
inner lead
bonding
package
marking
defective
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP3238526A
Other languages
English (en)
Inventor
Takashi Ito
伊藤  隆
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NEC Corp filed Critical NEC Corp
Priority to JP3238526A priority Critical patent/JPH0582702A/ja
Publication of JPH0582702A publication Critical patent/JPH0582702A/ja
Pending legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10WGENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00Interconnections or connectors in packages
    • H10W72/50Bond wires
    • H10W72/531Shapes of wire connectors
    • H10W72/536Shapes of wire connectors the connected ends being ball-shaped
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10WGENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00Interconnections or connectors in packages
    • H10W72/50Bond wires
    • H10W72/531Shapes of wire connectors
    • H10W72/5363Shapes of wire connectors the connected ends being wedge-shaped
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10WGENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00Interconnections or connectors in packages
    • H10W72/50Bond wires
    • H10W72/541Dispositions of bond wires
    • H10W72/5445Dispositions of bond wires being orthogonal to a side surface of the chip, e.g. parallel arrangements
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10WGENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00Interconnections or connectors in packages
    • H10W72/90Bond pads, in general
    • H10W72/931Shapes of bond pads
    • H10W72/932Plan-view shape, i.e. in top view

Landscapes

  • Wire Bonding (AREA)
  • Lead Frames For Integrated Circuits (AREA)

Abstract

(57)【要約】 【目的】特に多ピンの半導体パッケージの不具合解析に
おいて、電気的不具合端子と該当するインナーリードの
対応を明確にし、不具合箇所の調査を容易にさせる。 【構成】インナーリード4表面に端子の識別番号または
文字,記号を含む標識6を捺印または刻印した半導体パ
ッケージ。

Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】本発明は半導体パッケージに関
し、特に100ピン以上の多ピンフラットパッケージ及
びTAB(Tape Automated Bondi
ng)パッケージに関する。
【0002】
【従来の技術】半導体パッケージ,とりわけ,表面実装
型パッケージは、多ピン化,ファインピッチ化の傾向が
著しく、プラスチックのフラットパッケージで既に20
0ピン以上を実現している他、さらに、多ピン化を容易
にする技術としてテープフィルム上にインナーリードを
形成し、LSIチップと接続したTABパッケージが本
格的に普及しはじめている。
【0003】図3は従来のフラットパッケージのインナ
ーリード接続の一例の部分拡大平面図である。
【0004】図3に示すように、多ピン化を実現するた
め、インナーリード4の幅とピッチ,ボンディングのピ
ッチは、いずれも微細化する一方である。
【0005】図4は従来のTABパッケージのインナー
リード接続部の一例の部分拡大平面図である。
【0006】また、図4に示すように、インナーリード
4をテープフィルム上にパターニングするTABパッケ
ージでは、図3に示したフラットパッケージに比べて、
さらに、インナーリード4のピッチを微細化できる利点
を有している。
【0007】
【発明が解決しようとする課題】これら従来の多ピンパ
ッケージでは、リード幅,ピッチが狭くなり多ピンにな
る程外観上個々のインナーリードの区別が困難になり、
インナーリードのボンディング不具合等の解析におい
て、電気的不具合端子番号と該当インナーリードの対応
づけに手間取るという問題点があった。
【0008】本発明の目的は、個々のインナーリードの
区別ができ、電気的不具合端子番号と該当インナーリー
ドとの対応づけにより、インナーリードのボンディング
不具合等の解析が容易にできる半導体パッケージを提供
することにある。
【0009】
【課題を解決するための手段】本発明の半導体パッケー
ジは、インナーリード表面に端子識別番号と文字と数字
と記号を含む標識を捺印と刻印のうちのいずれか一方で
表示する。
【0010】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。
【0011】図1は本発明の第1の実施例のインナーリ
ード接続部の部分拡大平面図である。
【0012】第1の実施例は、図1に示すように、フラ
ットパッケージの実施例で、インナーリード4の先端部
に数字,アルファベットまたはそれらの組合わせで捺印
または刻印によって標識6が表示されている。
【0013】図2は本発明の第2の実施例のインナーリ
ード接続部の部分拡大平面図である。
【0014】第2の実施例は、図2に示すように、TA
Bパッケージの実施例で、図1の第1の実施例と同様
に、インナーリード4に数字,アルファベットまたはそ
れらの組合わせで捺印または刻印によって標識6が表示
されている。
【0015】
【発明の効果】以上説明したように本発明は、インナー
リード表面に端子番号,端子名を表わす標識を表示した
ので、特に多ピンパッケージにおいて、個々のインナー
リード端子の区別が容易になり、ボンディング不具合等
の解析において、電気特性不具合端子と該当インナーリ
ード,ボンディングパッドの対応づけを明確にし、不具
合箇所の調査を容易にするという効果を有する。
【図面の簡単な説明】
【図1】本発明の第1の実施例のインナーリード接続部
の部分拡大平面図である。
【図2】本発明の第2の実施例のインナーリード接続部
の部分拡大平面図である。
【図3】従来のフラットパッケージのインナーリード接
続部の一例の部分拡大平面図である。
【図4】従来のTABパッケージのインナーリード接続
部の一例の部分拡大平面図である。
【符号の説明】
1 半導体チップ 2 ボンディングパッド 3 ボンディングワイヤ 4 インナーリード 5 ボンディングバンプ 6 標識 7 テープフィルム

Claims (1)

    【特許請求の範囲】
  1. 【請求項1】 インナーリード表面に端子識別番号と文
    字と数字と記号を含む標識を捺印と刻印のうちのいずれ
    か一方で表示したことを特徴とする半導体パッケージ。
JP3238526A 1991-09-19 1991-09-19 半導体パツケージ Pending JPH0582702A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP3238526A JPH0582702A (ja) 1991-09-19 1991-09-19 半導体パツケージ

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP3238526A JPH0582702A (ja) 1991-09-19 1991-09-19 半導体パツケージ

Publications (1)

Publication Number Publication Date
JPH0582702A true JPH0582702A (ja) 1993-04-02

Family

ID=17031569

Family Applications (1)

Application Number Title Priority Date Filing Date
JP3238526A Pending JPH0582702A (ja) 1991-09-19 1991-09-19 半導体パツケージ

Country Status (1)

Country Link
JP (1) JPH0582702A (ja)

Similar Documents

Publication Publication Date Title
US7255273B2 (en) Descriptor for identifying a defective die site
JPH0582702A (ja) 半導体パツケージ
JPH0745937A (ja) Icリード用パッド
TW200945454A (en) Chip mounting device and chip package array
JPH03196539A (ja) 半導体装置
JPH04171709A (ja) 半導体装置
JPH0376241A (ja) 半導体装置
KR100621760B1 (ko) 반도체 칩 테스트용 프로브 카드
JPH0878297A (ja) 半導体装置
JPH0661297A (ja) 半導体装置
JPH01198051A (ja) 半導体集積回路
JPH02299216A (ja) 半導体装置
JP2000223802A (ja) 印刷回路基板
JPH02215185A (ja) 混成集積回路の製造方法
JPS6365635A (ja) フイルムキヤリアテ−プ搭載集積回路
JP2891908B2 (ja) 半導体集積回路の試験装置およびその試験方法
JP2839013B2 (ja) 多端子デバイスカバー
JPH05175089A (ja) ウェーハidマーク構造及びその製法
JPH03147345A (ja) 半導体装置
JPH09312452A (ja) Lsiピン番号識別付き基板
JPS6042892A (ja) 印刷回路基板
JPH01298737A (ja) 半導体装置
JPH07307544A (ja) ハイブリッドic用のプリント配線板
JPH0193139A (ja) 半導体装置
JPH02118459A (ja) プローブ装置

Legal Events

Date Code Title Description
A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 19990330