JPH05175229A - 半導体素子の製造方法 - Google Patents
半導体素子の製造方法Info
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- JPH05175229A JPH05175229A JP34354891A JP34354891A JPH05175229A JP H05175229 A JPH05175229 A JP H05175229A JP 34354891 A JP34354891 A JP 34354891A JP 34354891 A JP34354891 A JP 34354891A JP H05175229 A JPH05175229 A JP H05175229A
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- gate electrode
- semiconductor substrate
- heat treatment
- insulating film
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- Pending
Links
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Landscapes
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- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【目的】 低電源電圧下で、ホット・キャリア耐性を確
保しつつ駆動力の優れたＭＩＳＦＥＴを製造する方法を
提供することを目的とする。 【構成】 半導体基板１上に絶縁膜３を介してゲート電
極４を形成し、半導体基板１に不純物５を低濃度に導入
した後に酸化性雰囲気下で熱処理を施すことにより、増
速拡散によるなだらかな不純物プロファイルを得る。
保しつつ駆動力の優れたＭＩＳＦＥＴを製造する方法を
提供することを目的とする。 【構成】 半導体基板１上に絶縁膜３を介してゲート電
極４を形成し、半導体基板１に不純物５を低濃度に導入
した後に酸化性雰囲気下で熱処理を施すことにより、増
速拡散によるなだらかな不純物プロファイルを得る。
Description
【０００１】
【産業上の利用分野】この発明は、半導体素子特にＭＩ
ＳＦＥＴの製造方法に関するものである。
ＳＦＥＴの製造方法に関するものである。
【０００２】
【従来の技術】半導体集積回路の集積度が上がるに従い
１チップあたりの消費電力が大きくなる傾向にあるた
め、低消費電力化が求められるようになっている。また
チップ内で用いられるＭＩＳＦＥＴのゲート長が０．５
μｍ以下になると、従来の５Ｖ電源ではホット・キャリ
アに対する信頼性の確保が難しくなる。
１チップあたりの消費電力が大きくなる傾向にあるた
め、低消費電力化が求められるようになっている。また
チップ内で用いられるＭＩＳＦＥＴのゲート長が０．５
μｍ以下になると、従来の５Ｖ電源ではホット・キャリ
アに対する信頼性の確保が難しくなる。
【０００３】これら低消費電力化及びホット・キャリア
に対する信頼性の確保の要求によりデザイン・ルール
０．５μｍ世代以降いよいよ電源電圧が５Ｖから３．０
〜３．３Ｖに下げられる。３．０〜３．３Ｖの低電源電
圧下においては、ホット・キャリアに対する信頼性を確
保しながら、ＭＩＳＦＥＴ単体の駆動力を高めることが
トランジスタ設計に要求される。
に対する信頼性の確保の要求によりデザイン・ルール
０．５μｍ世代以降いよいよ電源電圧が５Ｖから３．０
〜３．３Ｖに下げられる。３．０〜３．３Ｖの低電源電
圧下においては、ホット・キャリアに対する信頼性を確
保しながら、ＭＩＳＦＥＴ単体の駆動力を高めることが
トランジスタ設計に要求される。
【０００４】図３はデザイン・ルール０．８μｍ世代ま
で使用されてきた従来のＭＩＳＦＥＴ構造である。ドレ
イン構造としては、酸化膜等からなるサイドウォール１
５を使用したＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄ
ｒａｉｎ：ライトリィ・ドープド・ドレイン）構造が使
用されてきた。
で使用されてきた従来のＭＩＳＦＥＴ構造である。ドレ
イン構造としては、酸化膜等からなるサイドウォール１
５を使用したＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄ
ｒａｉｎ：ライトリィ・ドープド・ドレイン）構造が使
用されてきた。
【０００５】
【発明が解決しようとする課題】しかしながら、低電源
電圧下での集積回路の速度の要求を満たそうとして、サ
イドウォール長を変えずにゲート長のみを短くしても、
サイドウォール下のＮ- 層（もしくはＰ- 層）が長くそ
の部分の寄生抵抗によりトランジスタの駆動力が低下し
てしまうという問題がある。
電圧下での集積回路の速度の要求を満たそうとして、サ
イドウォール長を変えずにゲート長のみを短くしても、
サイドウォール下のＮ- 層（もしくはＰ- 層）が長くそ
の部分の寄生抵抗によりトランジスタの駆動力が低下し
てしまうという問題がある。
【０００６】また、単純にサイドウォール長を短くしＮ
- 層の寄生抵抗を小さくすると駆動能力は上がるが、低
電源電圧下においてもホット・キャリアによるトランジ
スタ特性の劣化が起るため信頼性の確保が困難になると
いう問題がある。
- 層の寄生抵抗を小さくすると駆動能力は上がるが、低
電源電圧下においてもホット・キャリアによるトランジ
スタ特性の劣化が起るため信頼性の確保が困難になると
いう問題がある。
【０００７】従って、低電源電圧下において、トランジ
スタの駆動力を上げつつ、しかもホット・キャリアに対
する信頼性を確保するには何らかの工夫が必要となる。
スタの駆動力を上げつつ、しかもホット・キャリアに対
する信頼性を確保するには何らかの工夫が必要となる。
【０００８】
【課題を解決するための手段】この発明は前記課題を解
決するために、ＬＤＤ構造を有するＭＩＳＦＥＴの製造
方法において、半導体基板上に絶縁膜を介してゲート電
極を形成する工程と、前記ゲート電極をマスクとして前
記半導体基板に不純物を低濃度に導入する工程と、その
後酸化性雰囲気中で熱処理を施す工程とを順次行うよう
にしたものである。
決するために、ＬＤＤ構造を有するＭＩＳＦＥＴの製造
方法において、半導体基板上に絶縁膜を介してゲート電
極を形成する工程と、前記ゲート電極をマスクとして前
記半導体基板に不純物を低濃度に導入する工程と、その
後酸化性雰囲気中で熱処理を施す工程とを順次行うよう
にしたものである。
【０００９】
【作用】この発明によれば、半導体素子の製造方法にお
いて、以上のような工程を導入したので、酸化増速拡散
により低濃度不純物層、例えばＮ- 層の濃度プロファイ
ルがなだらかとなる。従ってサイドウォール長を短くし
て十分な駆動力を得ると同時にホット・キャリアに対す
る信頼性を確保することが可能となる。従って、前記問
題点を除去できる。
いて、以上のような工程を導入したので、酸化増速拡散
により低濃度不純物層、例えばＮ- 層の濃度プロファイ
ルがなだらかとなる。従ってサイドウォール長を短くし
て十分な駆動力を得ると同時にホット・キャリアに対す
る信頼性を確保することが可能となる。従って、前記問
題点を除去できる。
【００１０】
【実施例】図１はＮチャネル型ＭＩＳＦＥＴを例にとっ
た本発明による製造方法を示す工程断面図である。以
下、工程を追って説明する。
た本発明による製造方法を示す工程断面図である。以
下、工程を追って説明する。
【００１１】（ａ）まずＰ型基板１に通常の製造方法に
従いフィールド酸化膜２を約６０００Åの厚さで形成し
続いてゲート酸化膜３を約１５０Åの厚さで形成する。
ゲート酸化膜３上に通常の方法によりポリシリコンから
なるゲート電極４を約３０００Åの厚さに形成し、イオ
ンインプランテーションによりリン（Ｐ+ ）５を３０Ｋ
ｅＶ、２〜５×１０13個／cm2 の条件で注入する。
従いフィールド酸化膜２を約６０００Åの厚さで形成し
続いてゲート酸化膜３を約１５０Åの厚さで形成する。
ゲート酸化膜３上に通常の方法によりポリシリコンから
なるゲート電極４を約３０００Åの厚さに形成し、イオ
ンインプランテーションによりリン（Ｐ+ ）５を３０Ｋ
ｅＶ、２〜５×１０13個／cm2 の条件で注入する。
【００１２】（ｂ）次に、全面にＴＥＯＳ（テトラ・エ
チル・オルソ・シリケイト）系等をソースとしたＣＶＤ
法によりシリコン酸化膜６を約５００Åの厚さに堆積
し、その後９００℃、ＤｒｙＯ2 の酸化性雰囲気下によ
り６０分程度熱処理を行ないＮ- 層を形成する。
チル・オルソ・シリケイト）系等をソースとしたＣＶＤ
法によりシリコン酸化膜６を約５００Åの厚さに堆積
し、その後９００℃、ＤｒｙＯ2 の酸化性雰囲気下によ
り６０分程度熱処理を行ないＮ- 層を形成する。
【００１３】（ｃ）次に、前記シリコン酸化膜６を通し
て、例えばヒ素（Ａｓ+ ）を１００ＫｅＶ、５×１０15
個／cm2 の条件でイオン注入して、ソース・ドレイン８
となる高濃度不純物層（Ｎ+ 層）を形成する。
て、例えばヒ素（Ａｓ+ ）を１００ＫｅＶ、５×１０15
個／cm2 の条件でイオン注入して、ソース・ドレイン８
となる高濃度不純物層（Ｎ+ 層）を形成する。
【００１４】その後は省略するが、中間絶縁膜を堆積
し、前記注入不純物の活性化熱処理を行ない、コンタク
トホールを開口して配線層を形成し、最後に保護膜を形
成して半導体素子が完成する。
し、前記注入不純物の活性化熱処理を行ない、コンタク
トホールを開口して配線層を形成し、最後に保護膜を形
成して半導体素子が完成する。
【００１５】図２は、上記（ｂ）工程において熱処理
を、ＤｒｙＯ2 の酸化性雰囲気下と、Ｎ2 の不活性ガス
雰囲気下で行なった時、ＶD ＝３．３Ｖ、ＶG ＝１．６
５Ｖ、ＶB ＝０Ｖ、Ｎ- イオン・インプラはリン
（Ｐ+ ）４．０×１０13／cm2 、３０ＫｅＶ、サイドウ
ォール絶縁膜は５００Åの条件下での基板電流
（Ｉsub ）を比較したものである。両者とも、熱処理は
温度９００℃、時間６０分で行った。なお横軸はゲート
長（Ｌｐｏｌｙ）を示す。
を、ＤｒｙＯ2 の酸化性雰囲気下と、Ｎ2 の不活性ガス
雰囲気下で行なった時、ＶD ＝３．３Ｖ、ＶG ＝１．６
５Ｖ、ＶB ＝０Ｖ、Ｎ- イオン・インプラはリン
（Ｐ+ ）４．０×１０13／cm2 、３０ＫｅＶ、サイドウ
ォール絶縁膜は５００Åの条件下での基板電流
（Ｉsub ）を比較したものである。両者とも、熱処理は
温度９００℃、時間６０分で行った。なお横軸はゲート
長（Ｌｐｏｌｙ）を示す。
【００１６】一般に基板電流（ホール電流）は、衝突イ
オン化によるホット・キャリア発生の尺度となることが
知られている。図２から明らかなように、ＤｒｙＯ2 に
よる酸化性雰囲気下で熱処理を行なえば、Ｎ2 による不
活性ガス雰囲気下で熱処理するよりも基板電流が約１／
２程少なくなることが解る。
オン化によるホット・キャリア発生の尺度となることが
知られている。図２から明らかなように、ＤｒｙＯ2 に
よる酸化性雰囲気下で熱処理を行なえば、Ｎ2 による不
活性ガス雰囲気下で熱処理するよりも基板電流が約１／
２程少なくなることが解る。
【００１７】酸化性雰囲気下で熱処理を行なうと、ソー
ス・ドレインとなるシリコン面上が酸化される。シリコ
ン面が酸化される状況では、一般に不純物拡散が速くな
り酸化増速拡散が起る。よって酸化性雰囲気下で熱処理
すると、拡散が速くなり不純物の濃度プロファイルがな
だらかとなり電界が緩和される。従って基板電流の発生
が抑制されるのである。
ス・ドレインとなるシリコン面上が酸化される。シリコ
ン面が酸化される状況では、一般に不純物拡散が速くな
り酸化増速拡散が起る。よって酸化性雰囲気下で熱処理
すると、拡散が速くなり不純物の濃度プロファイルがな
だらかとなり電界が緩和される。従って基板電流の発生
が抑制されるのである。
【００１８】また、この熱処理はソース・ドレインとな
るヒ素（Ａｓ）を注入した後に行なうと、高濃度なヒ素
が近傍に存在する状況下では、増速拡散が起こらないこ
とが知られており、上記の様に低濃度不純物注入後で、
高濃度にヒ素を注入する前に熱処理を行なうことが効果
的である。
るヒ素（Ａｓ）を注入した後に行なうと、高濃度なヒ素
が近傍に存在する状況下では、増速拡散が起こらないこ
とが知られており、上記の様に低濃度不純物注入後で、
高濃度にヒ素を注入する前に熱処理を行なうことが効果
的である。
【００１９】以上、Ｎチャネル型ＭＩＳＦＥＴを例にと
って説明したがＰチャネルＭＩＳＦＥＴにおいても同様
に適応可能である。
って説明したがＰチャネルＭＩＳＦＥＴにおいても同様
に適応可能である。
【００２０】
【発明の効果】以上、詳細に説明した通り、この発明に
よれば、熱処理雰囲気を酸化性とすることにより、低濃
度不純物層を短くしても、ホット・キャリア発生の尺度
となる基板電流を大幅に小さくすることができる。
よれば、熱処理雰囲気を酸化性とすることにより、低濃
度不純物層を短くしても、ホット・キャリア発生の尺度
となる基板電流を大幅に小さくすることができる。
【００２１】従って、サイドウォール長を短くしながら
ホット・キャリア耐性を十分に確保することが可能とな
り、低電源電圧下においても十分な駆動力を持ち、更に
ホット・キャリア信頼性をも確保したＭＩＳＦＥＴの実
現が可能となる。
ホット・キャリア耐性を十分に確保することが可能とな
り、低電源電圧下においても十分な駆動力を持ち、更に
ホット・キャリア信頼性をも確保したＭＩＳＦＥＴの実
現が可能となる。
【図１】この発明による製造方法の工程断面図
【図２】Ｏ2 ／Ｎ2 熱処理の基板電流の差を示すグラフ
【図３】従来のＭＩＳＦＥＴ構造
１，１１ Ｐ型シリコン基板 ２，１２ フィールド ３，１３ ゲート酸化膜 ４，１４ ポリシリコン ５ リン ６ シリコン酸化膜 ７，１６ Ｎ- 層 ８，１７ Ｎ+ 層 １５ サイドウォール
Claims (1)
- 【請求項１】 ＬＤＤ構造を有するＭＩＳＦＥＴの製造
方法であって、 半導体基板上に絶縁膜を介してゲート電極を形成する工
程と、 前記ゲート電極をマスクとして前記半導体基板に不純物
を低濃度に導入する工程と、 前記ゲート電極表面及び前記半導体基板表面に薄い絶縁
膜を形成する工程と、 酸化性雰囲気中で熱処理を施す工程と、 その後前記ゲート電極及びゲート電極側壁の前記薄い絶
縁膜をマスクとして、前記半導体基板に不純物を高濃度
に導入する工程とを順次行なうことを特徴とするＭＩＳ
ＦＥＴの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34354891A JPH05175229A (ja) | 1991-12-25 | 1991-12-25 | 半導体素子の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34354891A JPH05175229A (ja) | 1991-12-25 | 1991-12-25 | 半導体素子の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05175229A true JPH05175229A (ja) | 1993-07-13 |
Family
ID=18362374
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP34354891A Pending JPH05175229A (ja) | 1991-12-25 | 1991-12-25 | 半導体素子の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05175229A (ja) |
-
1991
- 1991-12-25 JP JP34354891A patent/JPH05175229A/ja active Pending
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20000725 |