JPH05175844A - Ａ／ｄ変換回路 - Google Patents
Ａ／ｄ変換回路Info
- Publication number
- JPH05175844A JPH05175844A JP33835591A JP33835591A JPH05175844A JP H05175844 A JPH05175844 A JP H05175844A JP 33835591 A JP33835591 A JP 33835591A JP 33835591 A JP33835591 A JP 33835591A JP H05175844 A JPH05175844 A JP H05175844A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- comparator
- input
- circuit
- conversion circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】
【目的】本発明はアナログ信号をディジタル信号に変換
するＡ／Ｄ変換回路に関し、Ａ／Ｄ変換速度の犠牲を最
小限にとどめ、かつ回路規模の削減化を図る。 【構成】各入力信号と、互いに同一の基準電圧とが入力
され、順次上位ビット側から下位ビット側の論理を表わ
す各信号を出力するように配列された複数のコンパレー
タと、前段のコンパレータの入力信号と出力信号とに基
づいて、基準信号との比較により、次段のコンパレータ
から、前段のコンパレータの出力信号が表わす所定桁の
論理よりも１段だけ下位側の論理が出力されるように次
段のコンパレータの入力信号を生成する、上記コンパレ
ータの数よりも１つだけ少ない数の演算回路とを備え
た。
するＡ／Ｄ変換回路に関し、Ａ／Ｄ変換速度の犠牲を最
小限にとどめ、かつ回路規模の削減化を図る。 【構成】各入力信号と、互いに同一の基準電圧とが入力
され、順次上位ビット側から下位ビット側の論理を表わ
す各信号を出力するように配列された複数のコンパレー
タと、前段のコンパレータの入力信号と出力信号とに基
づいて、基準信号との比較により、次段のコンパレータ
から、前段のコンパレータの出力信号が表わす所定桁の
論理よりも１段だけ下位側の論理が出力されるように次
段のコンパレータの入力信号を生成する、上記コンパレ
ータの数よりも１つだけ少ない数の演算回路とを備え
た。
Description
【０００１】
【産業上の利用分野】本発明はアナログ信号をディジタ
ル信号に変換するＡ／Ｄ変換回路に関する。
ル信号に変換するＡ／Ｄ変換回路に関する。
【０００２】
【従来の技術】従来よりアナログ信号をディジタル信号
に変換するＡ／Ｄ変換回路が多用されている。図５は、
フラッシュ型と呼ばれる従来のＡ／Ｄ変換回路の一例を
示した図である。ここでは４桁のディジタル信号を得る
Ａ／Ｄ変換回路の例について説明する。
に変換するＡ／Ｄ変換回路が多用されている。図５は、
フラッシュ型と呼ばれる従来のＡ／Ｄ変換回路の一例を
示した図である。ここでは４桁のディジタル信号を得る
Ａ／Ｄ変換回路の例について説明する。
【０００３】多数配列されたコンパレータ１の一方の入
力端子に外部から入力されたアナログ電圧信号ＶINが入
力される。また、この入力可能な最大電圧範囲ＶR+〜Ｖ
R-のうちの一方の電圧ＶR+が印加された一方の端子と他
方の電圧ＶR-が印加された他方の端子との間に直列に接
続された多数の分割抵抗２の各接続点が各コンパレータ
１の他方の入力端子に接続されている。したがって、あ
るアナログ電圧信号Ｖ INが入力されると、多数のコンパ
レータ１のうち図の下側のコンパレータからアナログ電
圧信号ＶINに対応するコンパレータまでが’Ｈレベル’
の信号を出力し、それより図の上側のコンパレータは’
Ｌレベル’の信号を出力することになる。これらの各コ
ンパレータ１の出力信号はエンコーダ３に入力される。
このエンコーダ３では、このエンコーダ３の多数の入力
端子Ｉ1 ，Ｉ2 ，…，Ｉ15のうち図の下方からどこま
で’Ｈレベル’の信号が入力され、どこから’Ｌレベ
ル’の信号が入力されるかに応じて４本の出力端子に’
Ｈレベル’，’Ｌレベル’の信号を出力し、この４桁の
ディジタル信号が外部に出力され、これによりＡ／Ｄ変
換が行なわれることになる。
力端子に外部から入力されたアナログ電圧信号ＶINが入
力される。また、この入力可能な最大電圧範囲ＶR+〜Ｖ
R-のうちの一方の電圧ＶR+が印加された一方の端子と他
方の電圧ＶR-が印加された他方の端子との間に直列に接
続された多数の分割抵抗２の各接続点が各コンパレータ
１の他方の入力端子に接続されている。したがって、あ
るアナログ電圧信号Ｖ INが入力されると、多数のコンパ
レータ１のうち図の下側のコンパレータからアナログ電
圧信号ＶINに対応するコンパレータまでが’Ｈレベル’
の信号を出力し、それより図の上側のコンパレータは’
Ｌレベル’の信号を出力することになる。これらの各コ
ンパレータ１の出力信号はエンコーダ３に入力される。
このエンコーダ３では、このエンコーダ３の多数の入力
端子Ｉ1 ，Ｉ2 ，…，Ｉ15のうち図の下方からどこま
で’Ｈレベル’の信号が入力され、どこから’Ｌレベ
ル’の信号が入力されるかに応じて４本の出力端子に’
Ｈレベル’，’Ｌレベル’の信号を出力し、この４桁の
ディジタル信号が外部に出力され、これによりＡ／Ｄ変
換が行なわれることになる。
【０００４】図６は、逐次比較型と呼ばれる従来のＡ／
Ｄ変換回路の構成を示した回路ブロック図である。この
逐次比較型Ａ／Ｄ変換回路では、いわゆるバイナリーサ
ーチ法により、入力されたアナログ電圧信号に対応する
ディジタルのビットパターンが定められる。外部から入
力されたアナログ電圧信号ＶINはサンプルホールド回路
４に所定のクロックφのタイミングでサンプルホールド
され、そのサンプルホールドされた信号がコンパレータ
５の一方の入力端子から該コンパレータ５に入力され
る。またこのＡ／Ｄ変換回路には４ビットのディジタル
信号をアナログ信号に変換するＤ／Ａ変換回路７が備え
られており、このＤ／Ａ変換回路７に向けて逐次比較レ
ジスタ６から最上位ビットＤ3 に’Ｈレベル’他の各ビ
ットＤ2 ，Ｄ1 ，Ｄ0 に’Ｌレベル’の信号が出力され
Ｄ／Ａ変換回路７でアナログの参照電圧信号ＶRに変換
されてコンパレータ５に入力される。このときＤ／Ａ変
換回路７から出力される参照電圧信号ＶR は、入力電圧
信号ＶINの最大許容電圧範囲をＶR+〜ＶR-としたとき、 ＶR ＝（ＶR+＋ＶR-）／２ となる。
Ｄ変換回路の構成を示した回路ブロック図である。この
逐次比較型Ａ／Ｄ変換回路では、いわゆるバイナリーサ
ーチ法により、入力されたアナログ電圧信号に対応する
ディジタルのビットパターンが定められる。外部から入
力されたアナログ電圧信号ＶINはサンプルホールド回路
４に所定のクロックφのタイミングでサンプルホールド
され、そのサンプルホールドされた信号がコンパレータ
５の一方の入力端子から該コンパレータ５に入力され
る。またこのＡ／Ｄ変換回路には４ビットのディジタル
信号をアナログ信号に変換するＤ／Ａ変換回路７が備え
られており、このＤ／Ａ変換回路７に向けて逐次比較レ
ジスタ６から最上位ビットＤ3 に’Ｈレベル’他の各ビ
ットＤ2 ，Ｄ1 ，Ｄ0 に’Ｌレベル’の信号が出力され
Ｄ／Ａ変換回路７でアナログの参照電圧信号ＶRに変換
されてコンパレータ５に入力される。このときＤ／Ａ変
換回路７から出力される参照電圧信号ＶR は、入力電圧
信号ＶINの最大許容電圧範囲をＶR+〜ＶR-としたとき、 ＶR ＝（ＶR+＋ＶR-）／２ となる。
【０００５】コンパレータ５では、上記のように入力さ
れた入力電圧信号ＶINと参照電圧信号ＶR の大小が比較
されてＶIN＞ＶR の場合に’Ｈレベル’、ＶIN＜ＶR の
場合に’Ｌレベル’の比較信号Ｖc が出力され、逐次比
較レジスタ６に入力される。逐次比較レジスタ６ではこ
の入力された比較信号Ｖc の論理レベルが最上位ビット
Ｄ3 の論理レベルであると認識され、Ｄ3 がその論理レ
ベルに固定される。次に最上位ビットＤ3 のすぐ下位側
のビットＤ2 に’Ｈレベル’、Ｄ1 、Ｄ0 に’Ｌレベ
ル’の信号が出力されて同様に比較され、これによりビ
ットＤ2 の論理レベルが定められ、以下同様にしてビッ
トＤ1 、ビットＤ0 の論理レベルが逐次定められる。こ
のように、この逐次比較型Ａ／Ｄ変換回路では、ビット
の数（この例では４）だけ逐次比較することにより、デ
ィジタルビットパターンＤ3 ，Ｄ2，Ｄ1 ，Ｄ0 が定め
られる。
れた入力電圧信号ＶINと参照電圧信号ＶR の大小が比較
されてＶIN＞ＶR の場合に’Ｈレベル’、ＶIN＜ＶR の
場合に’Ｌレベル’の比較信号Ｖc が出力され、逐次比
較レジスタ６に入力される。逐次比較レジスタ６ではこ
の入力された比較信号Ｖc の論理レベルが最上位ビット
Ｄ3 の論理レベルであると認識され、Ｄ3 がその論理レ
ベルに固定される。次に最上位ビットＤ3 のすぐ下位側
のビットＤ2 に’Ｈレベル’、Ｄ1 、Ｄ0 に’Ｌレベ
ル’の信号が出力されて同様に比較され、これによりビ
ットＤ2 の論理レベルが定められ、以下同様にしてビッ
トＤ1 、ビットＤ0 の論理レベルが逐次定められる。こ
のように、この逐次比較型Ａ／Ｄ変換回路では、ビット
の数（この例では４）だけ逐次比較することにより、デ
ィジタルビットパターンＤ3 ，Ｄ2，Ｄ1 ，Ｄ0 が定め
られる。
【０００６】
【発明が解決しようとする課題】上記のように従来の主
なＡ／Ｄ変換の方式としてフラッシュ型と逐次比較型が
あるが、フラッシュ型では、そのＡ／Ｄ変換速度はコン
パレータ１により１回比較する速度とエンコーダ３の速
度で定まり、非常に高速であるが、並列に配列されるコ
ンパレータ１の数は、４ビットのディジタル信号を得る
場合は図５に示すように１５個、８ビットのディジタル
信号を得る場合は２５５個等、ビット数をｎとした場合
に（２n −１）個必要となり、高分解能のＡ／Ｄ変換器
を構成する程極端にその数が多くなり、回路規模の増大
化、消費電力の増大化を招き、高分解能のＡ／Ｄ変換器
には不向きである。
なＡ／Ｄ変換の方式としてフラッシュ型と逐次比較型が
あるが、フラッシュ型では、そのＡ／Ｄ変換速度はコン
パレータ１により１回比較する速度とエンコーダ３の速
度で定まり、非常に高速であるが、並列に配列されるコ
ンパレータ１の数は、４ビットのディジタル信号を得る
場合は図５に示すように１５個、８ビットのディジタル
信号を得る場合は２５５個等、ビット数をｎとした場合
に（２n −１）個必要となり、高分解能のＡ／Ｄ変換器
を構成する程極端にその数が多くなり、回路規模の増大
化、消費電力の増大化を招き、高分解能のＡ／Ｄ変換器
には不向きである。
【０００７】また、逐次比較型では、ｎビットのディジ
タル信号を得るためにはｎ個のクロックパルスを必要と
し、したがって変換速度が遅く、またこの逐次比較型は
Ｄ／Ａ変換回路７を備えているため、Ａ／Ｄ変換速度を
犠牲にした割にはその回路規模は小規模とはならない。
本発明は、上記事情に鑑み、Ａ／Ｄ変換速度の犠牲を最
小限にとどめ、かつ回路規模の削減化を図ったＡ／Ｄ変
換回路を提供することを目的とする。
タル信号を得るためにはｎ個のクロックパルスを必要と
し、したがって変換速度が遅く、またこの逐次比較型は
Ｄ／Ａ変換回路７を備えているため、Ａ／Ｄ変換速度を
犠牲にした割にはその回路規模は小規模とはならない。
本発明は、上記事情に鑑み、Ａ／Ｄ変換速度の犠牲を最
小限にとどめ、かつ回路規模の削減化を図ったＡ／Ｄ変
換回路を提供することを目的とする。
【０００８】
【課題を解決するための手段】上記目的を達成するため
の本発明のＡ／Ｄ変換回路は、各入力信号と、互いに同
一の基準電圧とが入力され、順次上位桁側から下位桁側
の論理を表わす各信号を出力するように配列された複数
のコンパレータと、前段の前記コンパレータの入力信号
と出力信号とに基づいて、前記基準信号との比較によ
り、次段の前記コンパレータから、前段の前記コンパレ
ータの出力信号が表わす所定桁の論理よりも１段だけ下
位側の論理が出力されるように次段の前記コンパレータ
の入力信号を生成する、前記コンパレータの数よりも１
つだけ少ない数の演算回路とを備えたものである。
の本発明のＡ／Ｄ変換回路は、各入力信号と、互いに同
一の基準電圧とが入力され、順次上位桁側から下位桁側
の論理を表わす各信号を出力するように配列された複数
のコンパレータと、前段の前記コンパレータの入力信号
と出力信号とに基づいて、前記基準信号との比較によ
り、次段の前記コンパレータから、前段の前記コンパレ
ータの出力信号が表わす所定桁の論理よりも１段だけ下
位側の論理が出力されるように次段の前記コンパレータ
の入力信号を生成する、前記コンパレータの数よりも１
つだけ少ない数の演算回路とを備えたものである。
【０００９】
【作用】上記本発明のＡ／Ｄ変換回路は、変換されるデ
ィジタル信号のビット数（桁数）がｎの場合、コンパレ
ータと演算回路の回路規模をそれぞれ１つと数えると、
（２n −１）で済み、例えば８ビットで１５で済み、上
記フラッシュ型の場合の２５５と比べその回路規模は極
端に小さく、また逐次比較型のようにＤ／Ａ変換回路を
備える必要がないため、この逐次比較型と比べても回路
規模の小さいＡ／Ｄ変換回路が実現される。また、上記
本発明のＡ／Ｄ変換回路は、前段側のコンパレータにお
ける比較結果が対応する演算回路に入力され、その演算
出力が次段のコンパレータに入力されるように縦続的に
接続されているため、１つのコンパレータないし演算回
路の比較速度、演算速度を１としたとき、２ｎ−１の速
度となり、上記フラッシュ型と比べると劣るが、クロッ
クを入力して逐次比較する逐次比較型と比べ高速であ
る。
ィジタル信号のビット数（桁数）がｎの場合、コンパレ
ータと演算回路の回路規模をそれぞれ１つと数えると、
（２n −１）で済み、例えば８ビットで１５で済み、上
記フラッシュ型の場合の２５５と比べその回路規模は極
端に小さく、また逐次比較型のようにＤ／Ａ変換回路を
備える必要がないため、この逐次比較型と比べても回路
規模の小さいＡ／Ｄ変換回路が実現される。また、上記
本発明のＡ／Ｄ変換回路は、前段側のコンパレータにお
ける比較結果が対応する演算回路に入力され、その演算
出力が次段のコンパレータに入力されるように縦続的に
接続されているため、１つのコンパレータないし演算回
路の比較速度、演算速度を１としたとき、２ｎ−１の速
度となり、上記フラッシュ型と比べると劣るが、クロッ
クを入力して逐次比較する逐次比較型と比べ高速であ
る。
【００１０】
【実施例】以下、本発明の実施例について説明する。図
１は、本発明の一実施例に係るＡ／Ｄ変換回路の回路ブ
ロック図である。各コンパレータＣ3 ，Ｃ2 ，Ｃ1 ，Ｃ
0 の各マイナス入力端子からは基準電圧ＶR が入力され
る。この基準電圧ＶR は、このＡ／Ｄ変換回路に入力さ
れるアナログ電圧信号ＶINのＡ／Ｄ変換可能な最大許容
電圧範囲をＶR+〜ＶR-としたとき、 ＶR ＝（ＶR+＋ＶR-）／２ …（１） で定められる定電圧である。
１は、本発明の一実施例に係るＡ／Ｄ変換回路の回路ブ
ロック図である。各コンパレータＣ3 ，Ｃ2 ，Ｃ1 ，Ｃ
0 の各マイナス入力端子からは基準電圧ＶR が入力され
る。この基準電圧ＶR は、このＡ／Ｄ変換回路に入力さ
れるアナログ電圧信号ＶINのＡ／Ｄ変換可能な最大許容
電圧範囲をＶR+〜ＶR-としたとき、 ＶR ＝（ＶR+＋ＶR-）／２ …（１） で定められる定電圧である。
【００１１】外部から入力される、Ａ／Ｄ変換すべきア
ナログ電圧信号ＶINは、コンパレータＣ3 のプラス入力
端子と演算回路Ａ3 のプラス入力端子に入力される。コ
ンパレータＣ3 ではＶR とＶINとを比較した結果、出力
信号としてのＶc3が生成され、演算回路Ａ3 のマイナス
入力端子から該演算回路Ａ3 に入力される。演算回路Ａ
3 では入力されたＶINとＶc3とに基づいて後述する演算
が行なわれ、その演算結果を表わす信号ＶA3が出力さ
れ、コンパレータＣ2 のプラス入力端子から該コンパレ
ータＣ2 に入力されると共に演算回路Ａ2 のプラス入力
端子から該演算回路Ａ2 に入力される。以下同様の構成
が繰り返される。Ａ／Ｄ変換された結果としての各ビッ
トの論理は各コンパレータＣ3 ，Ｃ2 ，Ｃ1 ，Ｃ0 の出
力で表わされる。
ナログ電圧信号ＶINは、コンパレータＣ3 のプラス入力
端子と演算回路Ａ3 のプラス入力端子に入力される。コ
ンパレータＣ3 ではＶR とＶINとを比較した結果、出力
信号としてのＶc3が生成され、演算回路Ａ3 のマイナス
入力端子から該演算回路Ａ3 に入力される。演算回路Ａ
3 では入力されたＶINとＶc3とに基づいて後述する演算
が行なわれ、その演算結果を表わす信号ＶA3が出力さ
れ、コンパレータＣ2 のプラス入力端子から該コンパレ
ータＣ2 に入力されると共に演算回路Ａ2 のプラス入力
端子から該演算回路Ａ2 に入力される。以下同様の構成
が繰り返される。Ａ／Ｄ変換された結果としての各ビッ
トの論理は各コンパレータＣ3 ，Ｃ2 ，Ｃ1 ，Ｃ0 の出
力で表わされる。
【００１２】図２は図１に示す各コンパレータＣ3 ，Ｃ
2 ，Ｃ1 ，Ｃ0 の構成を表わす回路図である。このコン
パレータのマイナス入力端子、プラス入力端子からそれ
ぞれ電圧信号ＶIN- ，ＶIN+ が入力されたとき、その出
力信号Ｖout は、 ＶIN+ ≧ＶIN- のときＶout ＝ＶR+ …（２） ＶIN+ ＜ＶIN- のときＶout ＝ＶR- …（３） となる。
2 ，Ｃ1 ，Ｃ0 の構成を表わす回路図である。このコン
パレータのマイナス入力端子、プラス入力端子からそれ
ぞれ電圧信号ＶIN- ，ＶIN+ が入力されたとき、その出
力信号Ｖout は、 ＶIN+ ≧ＶIN- のときＶout ＝ＶR+ …（２） ＶIN+ ＜ＶIN- のときＶout ＝ＶR- …（３） となる。
【００１３】図３は、図１に示す各演算回路Ａ3 ，Ａ
2 ，Ａ1 の構成を表わす回路図である。この演算回路の
マイナス側，プラス側の入力端子の入力信号をそれぞれ
ＶIN-，ＶIN+ とし、出力信号をＶout としたとき、２
つの抵抗の抵抗値が等しい（Ｒ 1 ＝Ｒ2 ）場合、 Ｖout ＝２ＶIN+ −ＶIN- …（４） となる。
2 ，Ａ1 の構成を表わす回路図である。この演算回路の
マイナス側，プラス側の入力端子の入力信号をそれぞれ
ＶIN-，ＶIN+ とし、出力信号をＶout としたとき、２
つの抵抗の抵抗値が等しい（Ｒ 1 ＝Ｒ2 ）場合、 Ｖout ＝２ＶIN+ −ＶIN- …（４） となる。
【００１４】次に上記のように構成されたＡ／Ｄ変換回
路の動作について説明する。図４は図１に示すＡ／Ｄ変
換回路の動作説明図である。ＶR+〜ＶR-の入力レンジ内
の入力電圧信号ＶINが０〜Ｆの１６段階（４桁）に分解
される。ここでは、入力電圧信号ＶINは、図４（ａ）に
示すように、’Ｄレンジ’内にあるものとする。
路の動作について説明する。図４は図１に示すＡ／Ｄ変
換回路の動作説明図である。ＶR+〜ＶR-の入力レンジ内
の入力電圧信号ＶINが０〜Ｆの１６段階（４桁）に分解
される。ここでは、入力電圧信号ＶINは、図４（ａ）に
示すように、’Ｄレンジ’内にあるものとする。
【００１５】このときＶIN＞ＶR であるため、コンパレ
ータＣ3 の出力信号Ｖc3はＶR+となり、したがって最上
位ビットＤ3 は’Ｈレベル’となる。演算回路Ａ3 で
は、 ＶA3＝２ＶIN−Ｖc3＝ＶR+−２（Ｖc3−ＶIN） …（５） の演算が行われ、図４（ａ）に示す信号値の差ΔＶ1 の
２倍ΔＶ2 だけＶR+から下がった点としてＶA3が求めら
れる。このＶA3がコンパレータＣ2 に入力されＶ R と比
較されるが、これは相対的には、ＶR とＶR+との中央値
Ｖ2 （図４（ａ）参照）を比較値として入力信号ＶINと
比較することを意味している。
ータＣ3 の出力信号Ｖc3はＶR+となり、したがって最上
位ビットＤ3 は’Ｈレベル’となる。演算回路Ａ3 で
は、 ＶA3＝２ＶIN−Ｖc3＝ＶR+−２（Ｖc3−ＶIN） …（５） の演算が行われ、図４（ａ）に示す信号値の差ΔＶ1 の
２倍ΔＶ2 だけＶR+から下がった点としてＶA3が求めら
れる。このＶA3がコンパレータＣ2 に入力されＶ R と比
較されるが、これは相対的には、ＶR とＶR+との中央値
Ｖ2 （図４（ａ）参照）を比較値として入力信号ＶINと
比較することを意味している。
【００１６】この例では図４（ｂ）に示すようにＶA3＞
ＶR であり、これは図４（ａ）においてＶIN＞Ｖ2 であ
ることに相当し、コンパレータＣ2 の出力信号ＶC2はＶ
C2＝ＶR+となり、したがって、上位側から２番目のビッ
トＤ2 も’Ｈレベル’となる。演算回路Ａ2 には、演算
回路Ａ3 の出力信号ＶA3（（５）式参照）とコンパレー
タＣ2 の出力信号ＶC2＝ＶR+が入力され、その出力信号
ＶA2は、 ＶA2＝２ＶA3−ＶC2 ＝ＶR+−２（ＶC2−ＶA3） …（６） となり、図４（ｂ）に示す信号値の差ΔＶ2 の２倍ΔＶ
3 だけＶR+から下がった点としてＶA2が求められる（図
４（ｃ）参照）。このＶA2がコンパレータＣ1 に入力さ
れ、ＶR と比較されるが、これは、相対的には図４
（ａ）に示すＶ2 と、ＶR+との中央値Ｖ1 を比較値とし
て入力信号ＶINと比較することを意味する。この例では
図４（ｃ）に示すようにＶA2＜ＶR であり、これは、図
４（ａ）においてＶIN＜Ｖ1 であることに相当し、コン
パレータＣ1 の出力信号ＶC1はＶC1＝Ｖ R-となり、した
がって上位側から３番目のビットＤ1 は’Ｌレベル’と
なる。
ＶR であり、これは図４（ａ）においてＶIN＞Ｖ2 であ
ることに相当し、コンパレータＣ2 の出力信号ＶC2はＶ
C2＝ＶR+となり、したがって、上位側から２番目のビッ
トＤ2 も’Ｈレベル’となる。演算回路Ａ2 には、演算
回路Ａ3 の出力信号ＶA3（（５）式参照）とコンパレー
タＣ2 の出力信号ＶC2＝ＶR+が入力され、その出力信号
ＶA2は、 ＶA2＝２ＶA3−ＶC2 ＝ＶR+−２（ＶC2−ＶA3） …（６） となり、図４（ｂ）に示す信号値の差ΔＶ2 の２倍ΔＶ
3 だけＶR+から下がった点としてＶA2が求められる（図
４（ｃ）参照）。このＶA2がコンパレータＣ1 に入力さ
れ、ＶR と比較されるが、これは、相対的には図４
（ａ）に示すＶ2 と、ＶR+との中央値Ｖ1 を比較値とし
て入力信号ＶINと比較することを意味する。この例では
図４（ｃ）に示すようにＶA2＜ＶR であり、これは、図
４（ａ）においてＶIN＜Ｖ1 であることに相当し、コン
パレータＣ1 の出力信号ＶC1はＶC1＝Ｖ R-となり、した
がって上位側から３番目のビットＤ1 は’Ｌレベル’と
なる。
【００１７】さらに、演算回路Ａ1 には、演算回路Ａ2
の出力信号ＶA2（（６）式参照）とコンパレータＣ1 の
出力信号ＶC1＝ＶR-が入力され、その出力信号ＶA1は、 ＶA1＝２ＶA2−ＶC1 ＝ＶR-＋２（ＶA2−ＶC1） …（７） となり、図４（ｃ）に示す信号値の差ΔＶ3 ’の２倍Δ
Ｖ4 ’だけＶR-から上がった点としてＶA1が求められ
る。このＶA1がコンパレータＣ0 に入力されてＶRと比
較されるが、これは相対的には、図４（ａ）に示すＶ1
とＶ2 との中央の電圧Ｖ0 を比較値として入力信号ＶIN
と比較することを意味している。この例では、図４
（ｄ）に示すようにＶA1＞ＶR であり、これは図４
（ａ）においてＶIN＞Ｖ0 であることに相当し、コンパ
レータＣ0 の出力信号Ｖc0＝ＶR+となり、したがって最
下位ビットＤ0 は’Ｈレベル’となる。
の出力信号ＶA2（（６）式参照）とコンパレータＣ1 の
出力信号ＶC1＝ＶR-が入力され、その出力信号ＶA1は、 ＶA1＝２ＶA2−ＶC1 ＝ＶR-＋２（ＶA2−ＶC1） …（７） となり、図４（ｃ）に示す信号値の差ΔＶ3 ’の２倍Δ
Ｖ4 ’だけＶR-から上がった点としてＶA1が求められ
る。このＶA1がコンパレータＣ0 に入力されてＶRと比
較されるが、これは相対的には、図４（ａ）に示すＶ1
とＶ2 との中央の電圧Ｖ0 を比較値として入力信号ＶIN
と比較することを意味している。この例では、図４
（ｄ）に示すようにＶA1＞ＶR であり、これは図４
（ａ）においてＶIN＞Ｖ0 であることに相当し、コンパ
レータＣ0 の出力信号Ｖc0＝ＶR+となり、したがって最
下位ビットＤ0 は’Ｈレベル’となる。
【００１８】このように上記実施例では、コンパレータ
Ｃ3 の比較結果Ｖc3を受けて演算回路Ａ3 の演算が行な
われ、その演算結果ＶA3を受けてコンパレータＣ2 が動
作するように上位桁側から下位桁側に向かって順次比
較，演算が行なわれるが、クロックと同期した演算より
はその速度は速く、したがって前述したフラッシュ型の
Ａ／Ｄ変換回路（図５参照）と逐次変換型のＡ／Ｄ変換
回路との中間的な演算速度をもったＡ／Ｄ変換回路とな
るが、一方この変換速度を多少犠牲にした分回路規模が
大きく削減されることになる。
Ｃ3 の比較結果Ｖc3を受けて演算回路Ａ3 の演算が行な
われ、その演算結果ＶA3を受けてコンパレータＣ2 が動
作するように上位桁側から下位桁側に向かって順次比
較，演算が行なわれるが、クロックと同期した演算より
はその速度は速く、したがって前述したフラッシュ型の
Ａ／Ｄ変換回路（図５参照）と逐次変換型のＡ／Ｄ変換
回路との中間的な演算速度をもったＡ／Ｄ変換回路とな
るが、一方この変換速度を多少犠牲にした分回路規模が
大きく削減されることになる。
【００１９】なお、上記実施例は、４桁のディジタル信
号を得る例であるが、本発明は任意桁数のディジタル信
号を得るＡ／Ｄ変換回路として構成できるものであるこ
とは言うまでもない。また、図２，図３にコンパレー
タ，演算回路の回路図を示したが、本発明に言うコンパ
レータ，演算回路は、図２，図３に示した回路に限定さ
れるものではなく、その機能を実現するように種々に構
成できるものであることもいうまでもない。
号を得る例であるが、本発明は任意桁数のディジタル信
号を得るＡ／Ｄ変換回路として構成できるものであるこ
とは言うまでもない。また、図２，図３にコンパレー
タ，演算回路の回路図を示したが、本発明に言うコンパ
レータ，演算回路は、図２，図３に示した回路に限定さ
れるものではなく、その機能を実現するように種々に構
成できるものであることもいうまでもない。
【００２０】
【発明の効果】以上詳細に説明したように、本発明のＡ
／Ｄ変換回路は、各入力信号と互いに同一の基準信号と
が入力され、順次上位桁側から下位桁側の論理を表わす
各信号を出力するように配列された複数のコンパレータ
と、前段のコンパレータの入力信号と出力信号とに基づ
いて、上記基準信号との比較により、次段のコンパレー
タから、前段のコンパレータの出力信号が表わす所定桁
の論理よりも１段だけ下位側の論理が出力されるように
次段のコンパレータの入力信号を生成する、上記コンパ
レータの数よりも１つだけ少ない数の演算回路とを備え
たため、Ａ／Ｄ変換速度の犠牲を最小限にとどめ、かつ
回路規模の小さなＡ／Ｄ変換回路が実現される。
／Ｄ変換回路は、各入力信号と互いに同一の基準信号と
が入力され、順次上位桁側から下位桁側の論理を表わす
各信号を出力するように配列された複数のコンパレータ
と、前段のコンパレータの入力信号と出力信号とに基づ
いて、上記基準信号との比較により、次段のコンパレー
タから、前段のコンパレータの出力信号が表わす所定桁
の論理よりも１段だけ下位側の論理が出力されるように
次段のコンパレータの入力信号を生成する、上記コンパ
レータの数よりも１つだけ少ない数の演算回路とを備え
たため、Ａ／Ｄ変換速度の犠牲を最小限にとどめ、かつ
回路規模の小さなＡ／Ｄ変換回路が実現される。
【図１】本発明の一実施例に係るＡ／Ｄ変換回路の回路
ブロック図である。
ブロック図である。
【図２】図１に示す各コンパレータＣ3 ，Ｃ2 ，Ｃ1 ，
Ｃ0 の構成を表わす回路図である。
Ｃ0 の構成を表わす回路図である。
【図３】図１に示す各演算回路Ａ3 ，Ａ2 ，Ａ1 の構成
を表わす回路図である。
を表わす回路図である。
【図４】図１に示すＡ／Ｄ変換回路の動作説明図であ
る。
る。
【図５】従来のフラッシュ型Ａ／Ｄ変換回路の一例を示
した図である。
した図である。
【図６】従来の逐次比較型Ａ／Ｄ変換回路の構成を示し
た回路ブロック図である。
た回路ブロック図である。
１，５，Ｃ3 ，Ｃ2 ，Ｃ1 ，Ｃ0 コンパレータ ２ 抵抗 ３ エンコーダ ４ サンプルホールド回路 ６ 逐次比較レジスタ ７ Ｄ／Ａ変換回路 Ａ3 ，Ａ2 ，Ａ1 演算回路
Claims (1)
- 【請求項１】 各入力信号と、互いに同一の基準信号と
が入力され、順次上位桁側から下位桁側の論理を表わす
各信号を出力するように配列された複数のコンパレータ
と、 前段の前記コンパレータの入力信号と出力信号とに基づ
いて、前記基準信号との比較により、次段の前記コンパ
レータから、前段の前記コンパレータの出力信号が表わ
す所定桁の論理よりも１段だけ下位側の論理が出力され
るように次段の前記コンパレータの入力信号を生成す
る、前記コンパレータの数よりも１つだけ少ない数の演
算回路とを備えたことを特徴とするＡ／Ｄ変換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33835591A JPH05175844A (ja) | 1991-12-20 | 1991-12-20 | Ａ／ｄ変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33835591A JPH05175844A (ja) | 1991-12-20 | 1991-12-20 | Ａ／ｄ変換回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05175844A true JPH05175844A (ja) | 1993-07-13 |
Family
ID=18317376
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33835591A Pending JPH05175844A (ja) | 1991-12-20 | 1991-12-20 | Ａ／ｄ変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05175844A (ja) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5153445A (ja) * | 1974-11-06 | 1976-05-11 | Japan Broadcasting Corp | |
| JPS6079827A (ja) * | 1983-10-07 | 1985-05-07 | Matsushita Electric Ind Co Ltd | 縦続型ａｄ変換器 |
| JPH01189230A (ja) * | 1988-01-22 | 1989-07-28 | Matsushita Electric Ind Co Ltd | 縦続型アナログ・ディジタル変換器 |
-
1991
- 1991-12-20 JP JP33835591A patent/JPH05175844A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5153445A (ja) * | 1974-11-06 | 1976-05-11 | Japan Broadcasting Corp | |
| JPS6079827A (ja) * | 1983-10-07 | 1985-05-07 | Matsushita Electric Ind Co Ltd | 縦続型ａｄ変換器 |
| JPH01189230A (ja) * | 1988-01-22 | 1989-07-28 | Matsushita Electric Ind Co Ltd | 縦続型アナログ・ディジタル変換器 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4620179A (en) | Method for successive approximation A/D conversion | |
| US5028926A (en) | Successive type analog-to-digital converter with a variable reference voltage for the digital to analog converter | |
| WO1990001835A1 (en) | Error limiting analog to digital converter | |
| EP0559657A1 (en) | TWO-STAGE A / D CONVERTER USING TWO MULTIPLEXED COMMON CONVERTERS PROVIDING SUCCESSIVE APPROXIMATION. | |
| US5745067A (en) | Two stage analoge-to-digital converter having unique fine encoding circuitry | |
| US6304203B1 (en) | Successive approximation AD converter and microcomputer incorporating the same | |
| US6700523B2 (en) | Analog to digital converter selecting reference voltages in accordance with feedback from prior stages | |
| JPH05276036A (ja) | Ａ／ｄコンバータのオフセット補償回路 | |
| US20040189504A1 (en) | Semi-flash A/D converter with minimal comparator count | |
| US4866443A (en) | A/D converter having multiplication function | |
| US5805096A (en) | A/D converter with interpolation | |
| JPH04235418A (ja) | Ａｄ変換器 | |
| US5083126A (en) | Analog-to-digital converter | |
| JPH05175845A (ja) | Ａ／ｄ変換回路 | |
| JPS5921222B2 (ja) | アナログ・デジタル変換器 | |
| JPH0590965A (ja) | Ａ／ｄコンバータ | |
| JPS5928294B2 (ja) | Ａｄ変換器 | |
| JP2904239B2 (ja) | Ａ／ｄ変換回路 | |
| JP2877983B2 (ja) | Ａ／ｄコンバータ回路 | |
| JPH0429258B2 (ja) | ||
| JP2604740B2 (ja) | アナログ−デジタル変換器 | |
| JPH0744105Y2 (ja) | Ａｄ変換回路 | |
| JPH06224764A (ja) | Ａ／ｄ変換器 | |
| JPS62151025A (ja) | Ａｄ変換回路 | |
| JPH04170224A (ja) | Ａ／ｄ変換器 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19961029 |