JPH05176183A - メモリ制御回路 - Google Patents

Abstract

(57)【要約】 【目的】メモリとして安価なＤＲＡＭを用いてもＳＲＡ
Ｍと同等の動作性能を維持するメモリ制御回路を提供す
ることを目的とする。 【構成】輝度信号データ、色差信号データともにメモリ
制御部に対する入出力データの伝送速度よりＤＲＡＭ１
４，１４′に対する記録及び読みだし速度を、シフトレ
ジスタ４２，４３及びシフトレジスタ３２，３３を用い
て速める。そしてＤＲＡＭ１４，１４′に対するデータ
の記録及び読みだしにおいては、ローアドレスを周期的
に増加させ、それが繰り返されるようにアドレス割当を
行うことで、リフレッシュの必要がなく、かつ全てのデ
ータを連続して処理することができる。これによりＤＲ
ＡＭでありながらＳＲＡＭと同様のデータ処理を行うこ
とができる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ライン順あるいはブロ
ック順で入力する画像データを一時メモリに記憶し、ブ
ロック順あるいはライン順にデータ配列を変換してメモ
リから読み出すメモリ制御回路に関する。

【０００２】

【従来の技術】画像をディジタル化して何らかの記録媒
体に記録する場合、膨大な情報量を限られた容量の記録
媒体に納める技術が必要となる。その一つとして画像圧
縮技術があり、最近中心となっているものにＤＣＴ（離
散コサイン変換）圧縮方法がある。

【０００３】図６にＤＣＴ圧縮方式を用いた静止画ファ
イル装置の構成を示す。まず、画像を記録する場合の信
号処理方法を説明する。撮像部１０では撮像した画像に
信号処理を施し、画像データとしてメモリ制御部６０に
供給する。メモリ制御部６０は画像データをライン順に
メモリ６１に格納する。そして一画面分の画像データを
格納後、画像データを８×８画素のブロック毎に読出
し、ＤＣＴ部１５に供給する。ＤＣＴ部１５は供給され
た画像データをブロック毎に直交変換し、エンコーダ１
６に供給する。エンコーダ１６ではデータに対し、符号
化及び圧縮処理を施し、記録媒体１７に記録する。

【０００４】画像を再生する場合、記録媒体１７から取
り出した圧縮符号データをデコーダ１８で伸張復号し、
ＤＣＴ部１５で逆直交変換することで画像データに変換
後、メモリ制御部６０に供給する。メモリ制御部６０は
ブロック毎の画像データを一画面分メモリ６１に格納す
る。その後、メモリ６１から画像データをライン順に読
出し、映像処理部１１を介して受像部１２で表示する。

【０００５】次に図７及び図８を参照してデータ転送及
び記録方法を説明する。図７にインターレース方式の画
像データを示す。インターレース方式は２フィールドで
１画面を構成する方式であり、第１フィールドは偶数ラ
インで構成し、第２フィールドは奇数ラインで構成して
いる。そして各フィールドとも２４４ラインで構成して
おり、１ラインは７６８データで構成している。これら
のデータは図８に示すようにメモリ６１内部で画像の水
平方向がアドレスＡ０〜Ａ９、垂直方向がＡ１０〜Ａ１
８に対応した形で記録する。なお、メモリ６１に未使用
領域が発生するが本発明には関係ない。

【０００６】図９にデータの読出し順序を示す。この図
に示すように１Ｄ0 〜１Ｄ7 を読み出した後２Ｄ0 に続
き、最後に８Ｄ7 を読み出す。このように１画面を６１
×９６ブロックに分け、読みだしている。

【０００７】前述したようにメモリ制御部６０の役割は
複雑である。しかも画像データ処理は高速で行わなけれ
ばならないため、メモリ６１に何を採用するかが重要な
ポイントである。画像データ処理を高速に行うためには
メモリ６１にＳＲＡＭ（スタティックＲＡＭ）を用いる
のがもっとも簡単である。現在のＳＲＡＭは１Ｍビット
容量で７０ｎｓのリード・ライトアクセスが可能な物も
あり、画像メモリとしては容易に用いることができる。
しかしながらＳＲＡＭはＤＲＡＭ（ダイナミックＲＡ
Ｍ）と比べて容量当たりの価格が非常に高いという問題
がある。

【０００８】一方、ＤＲＡＭは現在４Ｍビットが主流で
あり、価格も安い。一画面を７６８×４８８程度の画素
に分割し、輝度信号（Ｙ）、色差信号（Ｃr ，Ｃb ）の
精度は８ビットとし、輝度信号と色差信号との比率が
Ｙ：Ｃr ：Ｃb ＝４：２：２という仕様の場合、輝度信
号と色差信号とにそれぞれ５１２ｋバイト×８ビットで
構成する４ＭビットＤＲＡＭを使用することで容量的に
は十分対応可能である。したがって装置全体の価格や実
装個数を考慮した場合、４ＭビットＤＲＡＭを使用する
ことがもっとも望ましい。

【０００９】しかしＤＲＡＭをＳＲＡＭと比較した場
合、ランダムアクセスのサイクルタイムが遅い（約１０
０ｎｓ）こととリフレッシュを必要とするという問題が
ある。通常のＮＴＳＣ方式で７６８×４８８画素の場
合、画像データのサンプリング周波数は１４．３ＭＨｚ
前後であり、メモリのリード・ライトサイクルとしては
約７０ｎｓが必要である。このためＤＲＡＭの通常の使
用方法では無理であることから高速ページモードを用い
ることになる。普通ＤＲＡＭのアドレス指定方法は行に
相当するローアドレスと列に相当するカラムアドレスと
をデータ毎に指定している。これに対し、高速ページモ
ードは最初にローアドレスを設定後、カラムアドレスだ
けを更新することで設定時間を短縮している。しかも画
像データの場合、ラインデータとラインデータとの間に
ブランキング期間があることを利用し、このブランキン
グ期間にローアドレスを設定し、データに同期してカラ
ムアドレスを更新することで１つのラインデータを連続
してリード・ライトすることが可能である。

【００１０】ところが５１２ｋバイト×８ビットで構成
する４ＭビットＤＲＡＭの場合、カラムアドレスは５１
２までしかなく、１ライン分のデータ（７６８バイト）
に対して連続した高速ページモードを行うことができな
い。また、ブロック毎のアクセスはランダムアクセスに
近いため、転送レートが低く、データ転送中にリフレッ
シュ動作を必要とする。従って圧縮符号化処理に要する
時間が長くなり、連続した記録に要する記録時間や再生
時における高速画像再生といった、ファイリング装置と
して重要な要素における機能低下は避けられなかった。

【００１１】

【発明が解決しようとする課題】画像データ処理を高速
に行うためにメモリとしてＳＲＡＭを用いた場合、ＤＲ
ＡＭと比べて容量当たりの価格が非常に高い。また実装
個数を考慮した場合、４ＭビットＤＲＡＭを使用するこ
とがもっとも望ましい。しかしＤＲＡＭをＳＲＡＭと比
較した場合、ランダムアクセスのサイクルタイムが遅い
（約１００ｎｓ）こととリフレッシュを必要とするとい
う問題がある。このためＤＲＡＭの通常の使用方法では
無理であることから高速ページモードを用いることにな
る。

【００１２】ところが５１２ｋバイト×８ビットで構成
する４ＭビットＤＲＡＭの場合、カラムアドレスは５１
２までしかなく、１ライン分のデータ（７６８バイト）
に対して連続した高速ページモードを行うことができな
い。また、ブロック毎のアクセスはランダムアクセスに
近いため、転送レートが低く、データ転送中にリフレッ
シュ動作を必要とする。従って圧縮符号化処理に要する
時間が長くなり、連続した記録に要する記録時間や再生
時における高速画像再生といった、ファイリング装置と
して重要な要素における機能低下は避けられなかった。

【００１３】本発明は、メモリとして安価なＤＲＡＭを
用いてもＳＲＡＭと同等の動作性能を維持するメモリ制
御回路を提供することを目的とする。

【００１４】

【課題を解決するための手段】本発明に係る手段は、ラ
イン順に供給される概メモリの画像データに記録し、Ｎ
×Ｍ（Ｎ，Ｍ：整数）画素で構成するブロックに変換し
読み出す、もしくはブロック毎の画像データをメモリに
記録し、ライン順に読み出すメモリ制御回路において、
Ｎワードの一時記憶を行う少なくとも２つの記憶手段を
備え、Ｎワード単位の高速アクセスモードで、かつ有効
である全ローアドレスを短期間で周期的に繰り返すリー
ド・ライトアクセスを行う。

【００１５】

【作用】上記手段により、メモリにＤＲＡＭを用いても
リフレッシュの必要がなく、かつ全てのデータが連続し
て高速に処理される。これによりＤＲＡＭでありながら
ＳＲＡＭと同様のデータ処理が行える。

【００１６】

【実施例】まず、本発明に係るメモリ制御回路を説明す
る前にファイリング装置の全体構成を説明する。図５は
ファイリング装置の全体構成を示す図である。この図に
おいて撮像部１０では撮像した画像に信号処理を施し、
画像データとしてメモリ制御部１３に供給する。メモリ
制御部１３は画像データをライン順にメモリであるＤＲ
ＡＭ１４に格納する。そして一画面分の画像データを格
納後、画像データを８×８画素のブロック毎に読出し、
ＤＣＴ部１５に供給する。ＤＣＴ部１５は供給された画
像データをブロック毎に直交変換し、エンコーダ１６に
供給する。エンコーダ１６ではデータに対し、符号化及
び圧縮処理を施し、記録媒体１７に記録する。

【００１７】画像を再生する場合、記録媒体１７から取
り出した圧縮符号データをデコーダ１８で伸張復号し、
ＤＣＴ部１５で逆直交変換することで画像データに変換
後、メモリ制御部１３に供給する。メモリ制御部１３は
ブロック毎の画像データを一画面分ＤＲＡＭ１４に格納
する。その後、ＤＲＡＭ１４から画像データをライン順
に読出し、映像処理部１１を介して受像部１２で表示す
る。

【００１８】次に図面を参照して本発明に係る一実施例
の構成を説明する。図１は本発明に係るメモリ制御回路
の構成を示す図である。これは図５においてはメモリ制
御部１３に相当する。撮像部１０より供給される輝度信
号及び色差信号はそれぞれ端子２０、２１及びＩ／Ｏセ
ル２２，２３を介しＹＷバス２５とＣＷバス２７とに供
給する。

【００１９】以下、輝度信号について説明する。輝度信
号はセレクタ４１を介してシフトレジスタ４２，４３で
交互に保持する。ここでシフトレジスタ４２の動作クロ
ックはＳＦＡであり、シフトレジスタ４３の動作クロッ
クはＳＦＢである。シフトレジスタ４２，４３の出力は
共にセレクタ４４に入力しており、セレクタ４４は制御
信号ＳＬを基にどちらか一方を選択し、Ｉ／Ｏセル４６
を介してＤＲＡＭ１４に供給する。

【００２０】ところでコントロール部５０よりＤＲＡＭ
１４にはローアドレス、カラムアドレス設定用のクロッ
クであるＣＡＳ，ＲＡＳを供給し、またアドレス発生部
５１からはアドレス信号を供給する。ＤＲＡＭ１４はこ
れらの信号を基に輝度信号データを記録する。

【００２１】一方、ＤＲＡＭ１４から８×８画素のデー
タを読み出すときはＤＲＡＭ１４の出力データをＩ／Ｏ
セル４７を介しＦＦ（フリップフロップ）４８に供給す
る。そしてＦＦ４８で遅延したデータを、セレクタ４１
を介してシフトレジスタ４２，４３で交互に保持する。
セレクタ４４がシフトレジスタ４２，４３の出力のう
ち、一方を選択し、Ｉ／Ｏセル４５を介してＹＲバス２
４に出力する。このデータはＩ／Ｏセル２８を介し、端
子３０より出力する。

【００２２】また端子３０より８×８画素のデータが供
給された場合、Ｉ／Ｏセル２８からＹＷバス２５にデー
タを供給する。そしてＤＲＡＭ１４に対する記録及び再
生方法は前述した通りである。ＤＲＡＭ１４から読みだ
したデータはＹＲバス２４及びＩ／Ｏセル２２を介し、
端子２０より出力する。

【００２３】色差信号の処理系統は輝度信号と別ではあ
るが構成及び動作はまったく同様である。ＣＷバス２７
上の色差信号はセレクタ３１を介してシフトレジスタ３
２，３３で交互に保持し、それぞれの出力は共にセレク
タ３４に入力し、どちらか一方を選択後、Ｉ／Ｏセル３
６を介してＤＲＡＭ１４′に供給し、記録する。

【００２４】一方、ＤＲＡＭ１４′から８×８画素のデ
ータを読み出すときはＤＲＡＭ１４′の出力データをＩ
／Ｏセル３７を介しＦＦ３８で遅延後、セレクタ３１を
介してシフトレジスタ３２，３３に供給し、交互に保持
する。セレクタ３４がシフトレジスタ３２，３３の出力
のうち、一方を選択し、Ｉ／Ｏセル３５を介してＣＲバ
ス２６に出力する。このデータはＩ／Ｏセル２９を介
し、端子３０より出力する。

【００２５】また端子３０より８×８画素の色差データ
が供給された場合、Ｉ／Ｏセル２９からＣＷバス２７に
データを供給する。そしてＤＲＡＭ１４′に対する記録
及び再生方法は前述した通りである。ＤＲＡＭ１４′か
ら読みだしたデータはＣＲバス２６及びＩ／Ｏセル２３
を介し、端子２１より出力する。

【００２６】次に図面を参照して輝度信号処理動作を説
明する。なお、色差信号についても処理動作は同様であ
るので説明は省略する。図２は輝度信号の記録動作を説
明するためのタイミングチャートである。輝度信号
（Ｙ）データは４Ｆs （１４．３ＭＨｚ）をデータクロ
ックとする連続データである。一方、シフトレジスタ４
２，４３のシフトクロックＳＦＡ，ＳＦＢはそれぞれ４
Ｆs のパルスとその３／４周期のパルスとを８周期ずつ
交互に繰り返すものであり、かつＳＦＡとＳＦＢとは４
Ｆs のパルスとその３／４周期のパルスとの発生時期が
まったく逆である。これによりＹデータはシフトクロッ
クが４Ｆs のパルスのとき、つまり８バイト単位で区切
られ、シフトレジスタ４２，４３に交互に保持する。ま
たシフトクロックが４Ｆs の３／４周期のパルスの場合
には保持したＹデータを出力しており、セレクタ４４は
ＳＬが“HIGH”の時はシフトレジスタ４３の出力を、逆
にＳＬが“LOW ”の時にはシフトレジスタ４２の出力を
選択することでデータＲＷＤをＤＲＡＭ１４に供給す
る。ＤＲＡＭ１４はＲＡＳの立ち下がりでローアドレス
を、またＣＡＳの立ち下がりでカラムアドレスを設定
し、Ｙデータを記録する。

【００２７】図３はＤＲＡＭから輝度信号データを読み
出すための動作を説明するタイミングチャートである。
まず、ＲＡＳとＣＡＳとの立ち下がりでＤＲＡＭ１４の
ローアドレスとカラムアドレスとを設定し、データＲＲ
Ｄを出力する。このデータＲＲＤをシフトレジスタ４
２，４３で保持する。この場合、それぞれのシフトクロ
ックＳＦＡ，ＳＦＢが４Ｆs の３／４周期のパルスの時
にデータＲＲＤを保持し、シフトクロックが４Ｆs の場
合にはデータを出力する。これにより連続したデータＹ
ＲＤを生成している。

【００２８】図４はＤＲＡＭにおけるメモリマップであ
る。この図においてローアドレス及びカラムアドレスは
本来２進数であるが、説明の関係上１０進数で示す。初
めの第２ラインの８バイトデータ（２Ｄ0 〜２Ｄ7 ）は
ローアドレスが“１”、カラムアドレスが“０〜７”の
アドレスに記録する。つまりローアドレスを固定してカ
ラムアドレスのみ変更する高速ページモードを行う。次
の８バイトデータ（２Ｄ8 〜２Ｄ15）はローアドレスが
“９”、カラムアドレスが“０〜７”のアドレスという
具合にローアドレスを８単位で更新していく。そして第
２ライン終了後、第４ラインの８バイトデータ（４Ｄ0
〜４Ｄ7 ）をローアドレスが“３”、カラムアドレスが
“０〜７”のアドレスに記録する。

【００２９】第１フィールドが終了すると第２フィール
ドに移り、第１ラインの８バイトデータ（１Ｄ0 〜１Ｄ
7 ）をローアドレスが“０”、カラムアドレスが“０〜
７”のアドレスに記録する。以後、同様に記録すること
で７６８×４８８バイトの１画面分データを記録する。

【００３０】一方、記録したデータをＤＣＴ処理のため
に読みだす時にはカラムアドレスを“０〜７”とし、ロ
ーアドレスを“０〜７”，“８〜１５”という具合に８
単位で１つのブロックとして出力する。そして９６ブロ
ック目を出力後、カラムアドレスを“８〜１５”に変更
し、９７ブロック目に相当するローアドレス“０〜７”
に記録してあるデータを読み出す。以後同様の処理を行
い、１画面分（９６×６１ブロック）のデータを読み出
す。

【００３１】このようにＤＲＡＭ１４に対するデータの
記録及び読みだしにおいては、ローアドレスを周期的に
増加させ、それが繰り返されるようにアドレス割当を行
うことで、リフレッシュの必要がなく、かつ全てのデー
タを連続して処理することができる。

【００３２】以上記述したように、メモリ制御部１３に
対する入出力データの伝送速度よりＤＲＡＭ１４に対す
る記録及び読みだし速度を速める。そしてＤＲＡＭ１４
に対するデータの記録及び読みだしにおいては、ローア
ドレスを周期的に増加させ、それが繰り返されるように
アドレス割当を行うことで、リフレッシュの必要がな
く、かつ全てのデータを連続して処理することができ
る。これによりＤＲＡＭでありながらＳＲＡＭと同様の
データ処理を行うことができる。

【００３３】なお、実施例では画素数を７６８×４８８
として記述したが、この画素数に限定されるものではな
い。またＤＲＡＭの容量も４Ｍビット以外でも構わな
い。そしてアドレスの供給においては１画面分の画像デ
ータ転送中にローアドレスが特定の周期でもって増加し
ていく形式ならば何でも良い。また、実施例においては
高速ページモードのデータバイト単位を８バイトとした
が、ＤＣＴ処理におけるブロック単位にあわせて変更し
ても構わない。更に８バイトのデータ保持にシフトレジ
スタを用いたが、ＦＩＦＯ、ディアルポートＲＡＭ等の
ように交互にデータ保持とデータ出力とを行えるもので
あれば何でもよい。また画像信号の方式はインターレー
スでなくともよい。

【００３４】

【発明の効果】本発明によれば、データ記録にＤＲＡＭ
を用いてもリフレッシュの必要がなく、かつ全てのデー
タを連続して処理することができる。これによりＤＲＡ
ＭでありながらＳＲＡＭと同様のデータ処理を行うこと
ができる。

【図面の簡単な説明】

【図１】本発明の構成を示す構成図

【図２】データ記録動作を説明するタイミングチャート

【図３】データ読みだし動作を説明するタイミングチャ
ート

【図４】ＤＲＡＭにおけるアドレス配置を説明する説明
図

【図５】本発明の全体構成を示す構成図

【図６】従来の構成を示す構成図

【図７】インターレース方式の画像データを説明する説
明図

【図８】従来の画像データ記録方法を説明する説明図

【図９】ＤＣＴ処理のためのデータ読出し順序を説明す
る説明図

【符号の説明】

１４，１４′…ＤＲＡＭ、３１，３４，４１，４４…セ
レクタ、３２，３３，４２，４３…シフトレジスタ、３
８，４８…ＦＦ、５０…コントロール部、５１…アドレ
ス発生部。

Claims (2)

【特許請求の範囲】
1. 【請求項１】 ライン順に供給される概メモリの画像デ
   ータに記録し、Ｎ×Ｍ（Ｎ，Ｍ：整数）画素で構成する
   ブロックに変換し読み出す、もしくはブロック毎の画像
   データをメモリに記録し、ライン順に読み出すメモリ制
   御回路において、Ｎワードの一時記憶を行う少なくとも
   ２つの記憶手段を備え、Ｎワード単位の高速アクセスモ
   ードにより前記メモリへのリード・ライトアクセスを行
   うメモリ制御回路。
2. 【請求項２】 前記リード・ライトアクセスは、有効な
   全ローアドレスを短期間で周期的に繰り返すことを特徴
   とする請求項１記載のメモリ制御回路。