JPH06112477A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH06112477A JPH06112477A JP4257975A JP25797592A JPH06112477A JP H06112477 A JPH06112477 A JP H06112477A JP 4257975 A JP4257975 A JP 4257975A JP 25797592 A JP25797592 A JP 25797592A JP H06112477 A JPH06112477 A JP H06112477A
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Abstract
(57)【要約】 （修正有）
【目的】ＭＯＳトランジスタ特性の低下を防止するとと
もに多結晶シリコン層と不純物が導入された領域とのコ
ンタクト抵抗の増加を抑制する。 【構成】ゲ−ト酸化膜19の上に第１のアモルファスシリ
コン層を堆積し、ＮＭＯＳ領域12に位置する第１のアモ
ルファスシリコン層にＡｓをイオン注入し、ＰＭＯＳ領
域11に位置する第１のアモルファスシリコン層にＢをイ
オン注入し、次に、第１のアモルファスシリコン層を熱
処理によって再結晶化させることにより、結晶粒径が１
μｍ〜３μｍ程度の第１の多結晶シリコン層22とし、こ
の多結晶シリコン層22の上に第１のＷＳｉ層23を堆積
し、前記第１の多結晶シリコン層22および第１のＷＳｉ
層23をエッチングすることにより、前記ＮＭＯＳ領域12
に位置する第１のゲ−ト電極24およびＰＭＯＳ領域11に
位置する第２のゲ−ト電極25を形成している。従って、
多結晶シリコン層22の不純物濃度の低下を防止できる。
もに多結晶シリコン層と不純物が導入された領域とのコ
ンタクト抵抗の増加を抑制する。 【構成】ゲ−ト酸化膜19の上に第１のアモルファスシリ
コン層を堆積し、ＮＭＯＳ領域12に位置する第１のアモ
ルファスシリコン層にＡｓをイオン注入し、ＰＭＯＳ領
域11に位置する第１のアモルファスシリコン層にＢをイ
オン注入し、次に、第１のアモルファスシリコン層を熱
処理によって再結晶化させることにより、結晶粒径が１
μｍ〜３μｍ程度の第１の多結晶シリコン層22とし、こ
の多結晶シリコン層22の上に第１のＷＳｉ層23を堆積
し、前記第１の多結晶シリコン層22および第１のＷＳｉ
層23をエッチングすることにより、前記ＮＭＯＳ領域12
に位置する第１のゲ−ト電極24およびＰＭＯＳ領域11に
位置する第２のゲ−ト電極25を形成している。従って、
多結晶シリコン層22の不純物濃度の低下を防止できる。
Description
【０００１】
【産業上の利用分野】この発明は、半導体装置に係わ
り、特に電極および配線の電流駆動能力を向上させた半
導体装置およびその製造方法に関する。
り、特に電極および配線の電流駆動能力を向上させた半
導体装置およびその製造方法に関する。
【０００２】
【従来の技術】図９（ａ）は、従来のＣＭＯＳ型の半導
体装置におけるゲ−ト電極一部を示す断面図である。図
示せぬシリコン基板の上には多結晶シリコン層１が堆積
され、この多結晶シリコン層１には不純物がイオン注入
される。この後、前記多結晶シリコン層１の上にはＷＳ
ｉ層２が堆積され、このＷＳｉ層２の上には図示せぬレ
ジスト膜が設けられる。このレジスト膜をマスクとして
ＷＳｉ層２および多結晶シリコン層１をエッチングする
ことにより、ＰＭＯＳのゲ−ト電極６、図示せぬＮＭＯ
Ｓのゲ−ト電極およびＰＭＯＳのゲ−ト電極６とＮＭＯ
Ｓのゲ−ト電極とを接続する図示せぬ配線がパタ−ニン
グされる。
体装置におけるゲ−ト電極一部を示す断面図である。図
示せぬシリコン基板の上には多結晶シリコン層１が堆積
され、この多結晶シリコン層１には不純物がイオン注入
される。この後、前記多結晶シリコン層１の上にはＷＳ
ｉ層２が堆積され、このＷＳｉ層２の上には図示せぬレ
ジスト膜が設けられる。このレジスト膜をマスクとして
ＷＳｉ層２および多結晶シリコン層１をエッチングする
ことにより、ＰＭＯＳのゲ−ト電極６、図示せぬＮＭＯ
Ｓのゲ−ト電極およびＰＭＯＳのゲ−ト電極６とＮＭＯ
Ｓのゲ−ト電極とを接続する図示せぬ配線がパタ−ニン
グされる。
【０００３】
【発明が解決しようとする課題】ところで、前記多結晶
シリコン層１の結晶粒径４は１０００オングストロ−ム
程度となっている。図９（ｂ）は、図９（ａ）の番号５
の部分に示す結晶粒および結晶粒界の不純物濃度を示す
図である。前記多結晶シリコン層１にイオン注入された
不純物は熱処理工程等の熱により拡散される。この際、
前記多結晶シリコン層１の結晶粒径４は１０００オング
ストロ−ム程度で小さいため、前記不純物の多くは結晶
粒界３に析出する。さらに、この結晶粒界３における不
純物の拡散係数は結晶粒におけるそれと比べてとても大
きいため、結晶粒界３に析出した不純物の多くはＷＳｉ
層２等に拡散される。この結果、図１０に示すように、
多結晶シリコン層１において、熱処理後の不純物濃度は
初期の不純物濃度よりかなり低くなる。このため、この
多結晶シリコン層１は充分縮体することができない。し
たがって、前記多結晶シリコン層１をゲ−ト電極として
用いた場合には、ゲ−ト電極が空乏化し、電流駆動能力
が低下するなどのＭＯＳトランジスタ特性上の障害が発
生する。
シリコン層１の結晶粒径４は１０００オングストロ−ム
程度となっている。図９（ｂ）は、図９（ａ）の番号５
の部分に示す結晶粒および結晶粒界の不純物濃度を示す
図である。前記多結晶シリコン層１にイオン注入された
不純物は熱処理工程等の熱により拡散される。この際、
前記多結晶シリコン層１の結晶粒径４は１０００オング
ストロ−ム程度で小さいため、前記不純物の多くは結晶
粒界３に析出する。さらに、この結晶粒界３における不
純物の拡散係数は結晶粒におけるそれと比べてとても大
きいため、結晶粒界３に析出した不純物の多くはＷＳｉ
層２等に拡散される。この結果、図１０に示すように、
多結晶シリコン層１において、熱処理後の不純物濃度は
初期の不純物濃度よりかなり低くなる。このため、この
多結晶シリコン層１は充分縮体することができない。し
たがって、前記多結晶シリコン層１をゲ−ト電極として
用いた場合には、ゲ−ト電極が空乏化し、電流駆動能力
が低下するなどのＭＯＳトランジスタ特性上の障害が発
生する。
【０００４】また、前記多結晶シリコン層１およびＷＳ
ｉ層２を、ＮＭＯＳのソ−ス・ドレイン領域の拡散層と
ＰＭＯＳのソ−ス・ドレイン領域の拡散層とを電気的に
接続する配線として用いた場合には、上述したように多
結晶シリコン層１の不純物濃度が低下することにより、
前記多結晶シリコン層１とソ−ス・ドレイン領域の拡散
層とのコンタクト抵抗が増加する。
ｉ層２を、ＮＭＯＳのソ−ス・ドレイン領域の拡散層と
ＰＭＯＳのソ−ス・ドレイン領域の拡散層とを電気的に
接続する配線として用いた場合には、上述したように多
結晶シリコン層１の不純物濃度が低下することにより、
前記多結晶シリコン層１とソ−ス・ドレイン領域の拡散
層とのコンタクト抵抗が増加する。
【０００５】この発明は上記のような事情を考慮してな
されたものであり、その目的は、多結晶シリコン層の不
純物濃度の低下を防止することにより、ＭＯＳトランジ
スタ特性の低下を防止するとともに、多結晶シリコン層
と不純物が導入された領域とのコンタクト抵抗の増加を
抑制する半導体装置およびその製造方法を提供すること
にある。
されたものであり、その目的は、多結晶シリコン層の不
純物濃度の低下を防止することにより、ＭＯＳトランジ
スタ特性の低下を防止するとともに、多結晶シリコン層
と不純物が導入された領域とのコンタクト抵抗の増加を
抑制する半導体装置およびその製造方法を提供すること
にある。
【０００６】
【課題を解決するための手段】この発明は、上記課題を
解決するため、半導体基板と、前記半導体基板の表面上
に設けられた絶縁膜と、前記絶縁膜の上に設けられ不純
物が導入された結晶粒径が大きい多結晶シリコン層とこ
れに積層された金属層とからなる少なくとも二層のゲ−
ト電極とを具備することを特徴としている。
解決するため、半導体基板と、前記半導体基板の表面上
に設けられた絶縁膜と、前記絶縁膜の上に設けられ不純
物が導入された結晶粒径が大きい多結晶シリコン層とこ
れに積層された金属層とからなる少なくとも二層のゲ−
ト電極とを具備することを特徴としている。
【０００７】また、半導体基板に不純物が導入された領
域と、前記領域と接続され不純物が導入された結晶粒径
が大きい多結晶シリコン層とこれに積層された金属層と
からなる少なくとも二層の配線とを具備することを特徴
としている。
域と、前記領域と接続され不純物が導入された結晶粒径
が大きい多結晶シリコン層とこれに積層された金属層と
からなる少なくとも二層の配線とを具備することを特徴
としている。
【０００８】また、半導体基板と、前記半導体基板の表
面上に設けられた第１の絶縁膜と、前記第１の絶縁膜の
上に設けられたゲ−ト電極と、前記ゲ−ト電極をマスク
として不純物を導入することにより、前記半導体基板に
形成されたソ−ス・ドレイン領域と、前記ゲ−ト電極お
よび前記第１の絶縁膜の上に設けられた第２の絶縁膜
と、前記第２の絶縁膜に設けられ、前記ソ−ス・ドレイ
ン領域の上に位置するコンタクトホ−ルと、前記コンタ
クトホ−ルの内の前記ソ−ス・ドレイン領域と接続され
るとともに前記第２の絶縁膜の上に設けられ不純物が導
入された結晶粒径が大きい多結晶シリコン層とこれに積
層された金属層とからなる少なくとも二層の配線とを具
備することを特徴としている。
面上に設けられた第１の絶縁膜と、前記第１の絶縁膜の
上に設けられたゲ−ト電極と、前記ゲ−ト電極をマスク
として不純物を導入することにより、前記半導体基板に
形成されたソ−ス・ドレイン領域と、前記ゲ−ト電極お
よび前記第１の絶縁膜の上に設けられた第２の絶縁膜
と、前記第２の絶縁膜に設けられ、前記ソ−ス・ドレイ
ン領域の上に位置するコンタクトホ−ルと、前記コンタ
クトホ−ルの内の前記ソ−ス・ドレイン領域と接続され
るとともに前記第２の絶縁膜の上に設けられ不純物が導
入された結晶粒径が大きい多結晶シリコン層とこれに積
層された金属層とからなる少なくとも二層の配線とを具
備することを特徴としている。
【０００９】また、半導体基板の表面上に絶縁膜を設け
る工程と、前記絶縁膜の上にアモルファスシリコン層を
堆積する工程と、前記アモルファスシリコン層に不純物
を導入する工程と、前記アモルファスシリコン層を熱処
理によって再結晶化させることにより、結晶粒径が大き
い多結晶シリコン層とする工程と、前記多結晶シリコン
層の上に金属層を堆積する工程と、前記多結晶シリコン
層および前記金属層をエッチングすることによりゲ−ト
電極を形成する工程とを具備することを特徴としてい
る。
る工程と、前記絶縁膜の上にアモルファスシリコン層を
堆積する工程と、前記アモルファスシリコン層に不純物
を導入する工程と、前記アモルファスシリコン層を熱処
理によって再結晶化させることにより、結晶粒径が大き
い多結晶シリコン層とする工程と、前記多結晶シリコン
層の上に金属層を堆積する工程と、前記多結晶シリコン
層および前記金属層をエッチングすることによりゲ−ト
電極を形成する工程とを具備することを特徴としてい
る。
【００１０】また、半導体基板の表面上に絶縁膜を設け
る工程と、前記絶縁膜の上に結晶粒径が大きい多結晶シ
リコン層を堆積する工程と、前記多結晶シリコン層に不
純物を導入する工程と、前記多結晶シリコン層の上に金
属層を堆積する工程と、前記多結晶シリコン層および前
記金属層をエッチングすることによりゲ−ト電極を形成
する工程とを具備することを特徴としている。
る工程と、前記絶縁膜の上に結晶粒径が大きい多結晶シ
リコン層を堆積する工程と、前記多結晶シリコン層に不
純物を導入する工程と、前記多結晶シリコン層の上に金
属層を堆積する工程と、前記多結晶シリコン層および前
記金属層をエッチングすることによりゲ−ト電極を形成
する工程とを具備することを特徴としている。
【００１１】また、半導体基板に不純物を導入する工程
と、前記不純物が導入された領域の上にアモルファスシ
リコン層を堆積する工程と、前記アモルファスシリコン
層に不純物を導入する工程と、前記アモルファスシリコ
ン層を熱処理によって再結晶化させることにより、結晶
粒径が大きい多結晶シリコン層とする工程と、前記多結
晶シリコン層の上に金属層を堆積する工程とを具備する
ことを特徴としている。
と、前記不純物が導入された領域の上にアモルファスシ
リコン層を堆積する工程と、前記アモルファスシリコン
層に不純物を導入する工程と、前記アモルファスシリコ
ン層を熱処理によって再結晶化させることにより、結晶
粒径が大きい多結晶シリコン層とする工程と、前記多結
晶シリコン層の上に金属層を堆積する工程とを具備する
ことを特徴としている。
【００１２】また、半導体基板に不純物を導入する工程
と、前記不純物が導入された領域の上に結晶粒径が大き
い多結晶シリコン層を堆積する工程と、前記多結晶シリ
コン層に不純物を導入する工程と、前記多結晶シリコン
層の上に金属層を堆積する工程とを具備することを特徴
としている。また、前記多結晶シリコン層の結晶粒径
は、１μｍ以上３μｍ以下であることを特徴としてい
る。また、前記熱処理の条件は、温度が８００℃で５時
間とすることを特徴としている。また、前記アモルファ
スシリコン層の堆積温度は、５５０℃とすることを特徴
としている。また、前記多結晶シリコン層の堆積温度
は、７５０℃とすることを特徴としている。
と、前記不純物が導入された領域の上に結晶粒径が大き
い多結晶シリコン層を堆積する工程と、前記多結晶シリ
コン層に不純物を導入する工程と、前記多結晶シリコン
層の上に金属層を堆積する工程とを具備することを特徴
としている。また、前記多結晶シリコン層の結晶粒径
は、１μｍ以上３μｍ以下であることを特徴としてい
る。また、前記熱処理の条件は、温度が８００℃で５時
間とすることを特徴としている。また、前記アモルファ
スシリコン層の堆積温度は、５５０℃とすることを特徴
としている。また、前記多結晶シリコン層の堆積温度
は、７５０℃とすることを特徴としている。
【００１３】
【作用】この発明は、ゲ−ト電極を不純物が導入された
結晶粒径が大きい多結晶シリコン層とこれに積層された
金属層とからなる少なくとも二層から構成している。こ
のため、熱による拡散により前記多結晶シリコン層にお
ける結晶粒界に多量の不純物が析出されることがなく、
この結晶粒界を通って多量の不純物が金属層に拡散され
ることもない。この結果、多結晶シリコン層における不
純物濃度の低下を防止でき、この多結晶シリコン層を充
分縮体させることができる。これと同様に、配線におけ
る多結晶シリコン層においても、不純物濃度の低下を防
止でき、この多結晶シリコン層を充分縮体させることが
できる。このため、前記多結晶シリコン層と不純物が導
入された領域とのコンタクト抵抗の増加を抑制すること
ができる。
結晶粒径が大きい多結晶シリコン層とこれに積層された
金属層とからなる少なくとも二層から構成している。こ
のため、熱による拡散により前記多結晶シリコン層にお
ける結晶粒界に多量の不純物が析出されることがなく、
この結晶粒界を通って多量の不純物が金属層に拡散され
ることもない。この結果、多結晶シリコン層における不
純物濃度の低下を防止でき、この多結晶シリコン層を充
分縮体させることができる。これと同様に、配線におけ
る多結晶シリコン層においても、不純物濃度の低下を防
止でき、この多結晶シリコン層を充分縮体させることが
できる。このため、前記多結晶シリコン層と不純物が導
入された領域とのコンタクト抵抗の増加を抑制すること
ができる。
【００１４】
【実施例】以下、図面を参照してこの発明を実施例によ
り説明する。
り説明する。
【００１５】図１乃至図４は、この発明の第１の実施例
によるＣＭＯＳ型の半導体装置の製造方法を示す断面図
である。図２に示すように、Ｐ型シリコン基板１３には
ＰＭＯＳ領域１１およびＮＭＯＳ領域１２が形成されて
いる。前記ＰＭＯＳ領域１１において、Ｐ型シリコン基
板１３にはイオン注入によりＮウェル領域１４が形成さ
れ、ＮＭＯＳ領域１２において、Ｐ型シリコン基板１３
にはイオン注入によりＰウェル領域１５が形成される。
前記Ｐ型シリコン基板１３の表面上にはＬＯＣＯＳ法に
より第１、第２および第３のフィ−ルド酸化膜１６〜１
８が設けられる。次に、前記Ｐ型シリコン基板１３の表
面上には例えば熱酸化により厚さが８０オングストロ−
ム程度のゲ−ト酸化膜１９が設けられる。
によるＣＭＯＳ型の半導体装置の製造方法を示す断面図
である。図２に示すように、Ｐ型シリコン基板１３には
ＰＭＯＳ領域１１およびＮＭＯＳ領域１２が形成されて
いる。前記ＰＭＯＳ領域１１において、Ｐ型シリコン基
板１３にはイオン注入によりＮウェル領域１４が形成さ
れ、ＮＭＯＳ領域１２において、Ｐ型シリコン基板１３
にはイオン注入によりＰウェル領域１５が形成される。
前記Ｐ型シリコン基板１３の表面上にはＬＯＣＯＳ法に
より第１、第２および第３のフィ−ルド酸化膜１６〜１
８が設けられる。次に、前記Ｐ型シリコン基板１３の表
面上には例えば熱酸化により厚さが８０オングストロ−
ム程度のゲ−ト酸化膜１９が設けられる。
【００１６】この後、前記Ｐ型シリコン基板１３にはチ
ャネルイオン注入が行われる。次に、前記第１、第２、
第３のフィ−ルド酸化膜１６〜１８およびゲ−ト酸化膜
１９の上には、５５０℃以下の堆積温度により厚さが２
０００オングストロ−ム程度の第１のアモルファスシリ
コン層２０が堆積される。この後、ＰＭＯＳ領域１１に
おいて、第１のアモルファスシリコン層２０の上には図
示せぬ第１のレジスト膜が設けられる。次に、第１のア
モルファスシリコン層２０には、前記第１のレジスト膜
をマスクとして加速電圧２０ｋｅＶにより３×１０15ｃ
ｍ-2のド−ズ量でＮ型の不純物であるＡｓがイオン注入
される。次に、前記第１のレジスト膜は除去され、ＮＭ
ＯＳ領域１２において、第１のアモルファスシリコン層
２０の上には第２のレジスト膜２１が設けられる。この
後、第１のアモルファスシリコン層２０には、第２のレ
ジスト膜２１をマスクとして加速電圧２０ｋｅＶにより
３×１０15ｃｍ-2のド−ズ量でＰ型の不純物であるＢが
イオン注入される。
ャネルイオン注入が行われる。次に、前記第１、第２、
第３のフィ−ルド酸化膜１６〜１８およびゲ−ト酸化膜
１９の上には、５５０℃以下の堆積温度により厚さが２
０００オングストロ−ム程度の第１のアモルファスシリ
コン層２０が堆積される。この後、ＰＭＯＳ領域１１に
おいて、第１のアモルファスシリコン層２０の上には図
示せぬ第１のレジスト膜が設けられる。次に、第１のア
モルファスシリコン層２０には、前記第１のレジスト膜
をマスクとして加速電圧２０ｋｅＶにより３×１０15ｃ
ｍ-2のド−ズ量でＮ型の不純物であるＡｓがイオン注入
される。次に、前記第１のレジスト膜は除去され、ＮＭ
ＯＳ領域１２において、第１のアモルファスシリコン層
２０の上には第２のレジスト膜２１が設けられる。この
後、第１のアモルファスシリコン層２０には、第２のレ
ジスト膜２１をマスクとして加速電圧２０ｋｅＶにより
３×１０15ｃｍ-2のド−ズ量でＰ型の不純物であるＢが
イオン注入される。
【００１７】次に、図３に示すように、前記第２のレジ
スト膜２１は除去され、前記第１のアモルファスシリコ
ン層２０は、温度が８００℃で５時間程度の熱処理によ
り再結晶化される。これにより、この第１のアモルファ
スシリコン層２０は平均の結晶粒径が１μｍ〜３μｍ程
度の第１の多結晶シリコン層２２とされる。この後、前
記多結晶シリコン層２２の上には、例えば厚さが２００
０オングストロ−ムの第１のＷＳｉ層２３が堆積され
る。この際の第１の多結晶シリコン層２２の不純物濃度
は４×１０19ｃｍ-3である。次に、第１のＷＳｉ層２３
および第１の多結晶シリコン層２２は写真蝕刻法により
エッチングされる。これにより、ＮＭＯＳ領域１２およ
びＰＭＯＳ領域１１それぞれに第１、第２のゲ−ト電極
２４、２５が形成され、ＮＭＯＳ領域１２とＰＭＯＳ領
域１１との両方に位置する第１の配線２６が形成され
る。この第１の配線２６は、図示せぬ断面において第１
および第２のゲ−ト電極２４、２５とつながっている。
スト膜２１は除去され、前記第１のアモルファスシリコ
ン層２０は、温度が８００℃で５時間程度の熱処理によ
り再結晶化される。これにより、この第１のアモルファ
スシリコン層２０は平均の結晶粒径が１μｍ〜３μｍ程
度の第１の多結晶シリコン層２２とされる。この後、前
記多結晶シリコン層２２の上には、例えば厚さが２００
０オングストロ−ムの第１のＷＳｉ層２３が堆積され
る。この際の第１の多結晶シリコン層２２の不純物濃度
は４×１０19ｃｍ-3である。次に、第１のＷＳｉ層２３
および第１の多結晶シリコン層２２は写真蝕刻法により
エッチングされる。これにより、ＮＭＯＳ領域１２およ
びＰＭＯＳ領域１１それぞれに第１、第２のゲ−ト電極
２４、２５が形成され、ＮＭＯＳ領域１２とＰＭＯＳ領
域１１との両方に位置する第１の配線２６が形成され
る。この第１の配線２６は、図示せぬ断面において第１
および第２のゲ−ト電極２４、２５とつながっている。
【００１８】この後、ＰＭＯＳ領域１１において、第２
のゲ−ト電極２５、ゲ−ト酸化膜１９、第１の配線２６
および第３のフィ−ルド酸化膜１８の上には、図示せぬ
第４のレジスト膜が設けられる。この第４のレジスト
膜、第１のゲ−ト電極２４、第１のフィ−ルド酸化膜１
６および第１の配線２６をマスクとしてＡｓをイオン注
入することにより、Ｐウェル領域１５には自己整合的に
ソ−ス・ドレイン領域の第１、第２の拡散層２７ａ、２
７ｂが形成される。次に、前記第４のレジスト膜は除去
され、ＮＭＯＳ領域１２において、第１のゲ−ト電極２
４、ゲ−ト酸化膜１９、第１のフィ−ルド酸化膜１６お
よび第１の配線２６の上には第５のレジスト膜２８が設
けられる。この第５のレジスト膜２８、第２のゲ−ト電
極２５、第３のフィ−ルド酸化膜１８および第１の配線
２６をマスクとしてＢをイオン注入することにより、Ｎ
ウェル領域１４には自己整合的にソ−ス・ドレイン領域
の第３、第４の拡散層２７ｃ、２７ｄが形成される。
のゲ−ト電極２５、ゲ−ト酸化膜１９、第１の配線２６
および第３のフィ−ルド酸化膜１８の上には、図示せぬ
第４のレジスト膜が設けられる。この第４のレジスト
膜、第１のゲ−ト電極２４、第１のフィ−ルド酸化膜１
６および第１の配線２６をマスクとしてＡｓをイオン注
入することにより、Ｐウェル領域１５には自己整合的に
ソ−ス・ドレイン領域の第１、第２の拡散層２７ａ、２
７ｂが形成される。次に、前記第４のレジスト膜は除去
され、ＮＭＯＳ領域１２において、第１のゲ−ト電極２
４、ゲ−ト酸化膜１９、第１のフィ−ルド酸化膜１６お
よび第１の配線２６の上には第５のレジスト膜２８が設
けられる。この第５のレジスト膜２８、第２のゲ−ト電
極２５、第３のフィ−ルド酸化膜１８および第１の配線
２６をマスクとしてＢをイオン注入することにより、Ｎ
ウェル領域１４には自己整合的にソ−ス・ドレイン領域
の第３、第４の拡散層２７ｃ、２７ｄが形成される。
【００１９】次に、図４に示すように、前記第５のレジ
スト膜２８は除去され、前記第１、第２のゲ−ト電極２
４、２５、第１、第３のフィ−ルド酸化膜１６、１８、
ゲ−ト酸化膜１９および第１の配線２６の上には、Ｓｉ
Ｏ2 からなる厚さが２０００オングストロ−ム程度の第
１の層間絶縁膜２９が堆積される。この第１の層間絶縁
膜２９には第１および第２のコンタクトホ−ル２７ｃ、
２７ｄが設けられる。この第１、第２のコンタクトホ−
ル２７ｃ、２７ｄの内および第１の層間絶縁膜２９の上
には、５５０℃以下の堆積温度により厚さが２０００オ
ングストロ−ム程度の第２のアモルファスシリコン層３
０が堆積される。
スト膜２８は除去され、前記第１、第２のゲ−ト電極２
４、２５、第１、第３のフィ−ルド酸化膜１６、１８、
ゲ−ト酸化膜１９および第１の配線２６の上には、Ｓｉ
Ｏ2 からなる厚さが２０００オングストロ−ム程度の第
１の層間絶縁膜２９が堆積される。この第１の層間絶縁
膜２９には第１および第２のコンタクトホ−ル２７ｃ、
２７ｄが設けられる。この第１、第２のコンタクトホ−
ル２７ｃ、２７ｄの内および第１の層間絶縁膜２９の上
には、５５０℃以下の堆積温度により厚さが２０００オ
ングストロ−ム程度の第２のアモルファスシリコン層３
０が堆積される。
【００２０】この後、ＰＭＯＳ領域１１において、前記
第２のアモルファスシリコン層３０の上には図示せぬ第
６のレジスト膜が設けられ、この第６のレジスト膜をマ
スクとして加速電圧２０ｋｅＶにより３×１０15ｃｍ-2
のド−ズ量でＮ型の不純物であるＡｓがイオン注入され
る。次に、前記第６のレジスト膜は除去され、ＮＭＯＳ
領域１２において、第２のアモルファスシリコン層３０
の上には第７のレジスト膜３１が設けられる。この第７
のレジスト膜３１をマスクとして加速電圧２０ｋｅＶに
より３×１０15ｃｍ-2のド−ズ量でＰ型の不純物である
Ｂがイオン注入される。
第２のアモルファスシリコン層３０の上には図示せぬ第
６のレジスト膜が設けられ、この第６のレジスト膜をマ
スクとして加速電圧２０ｋｅＶにより３×１０15ｃｍ-2
のド−ズ量でＮ型の不純物であるＡｓがイオン注入され
る。次に、前記第６のレジスト膜は除去され、ＮＭＯＳ
領域１２において、第２のアモルファスシリコン層３０
の上には第７のレジスト膜３１が設けられる。この第７
のレジスト膜３１をマスクとして加速電圧２０ｋｅＶに
より３×１０15ｃｍ-2のド−ズ量でＰ型の不純物である
Ｂがイオン注入される。
【００２１】次に、図１に示すように、前記第７のレジ
スト膜３１は除去され、前記第２のアモルファスシリコ
ン層３０は、温度が８００℃で５時間程度の熱処理によ
り再結晶化される。これにより、この第２のアモルファ
スシリコン層３０は平均の結晶粒径が１μｍ〜３μｍ程
度の第２の多結晶シリコン層３２とされる。この後、こ
の第２の多結晶シリコン層３２の上には、例えば厚さが
２０００オングストロ−ム程度の第２のＷＳｉ層３３が
堆積される。この際の第２の多結晶シリコン層３２の不
純物濃度は４×１０19ｃｍ-3である。次に、第２の多結
晶シリコン層３２および第２のＷＳｉ層３３は写真蝕刻
法によりエッチングされ、第２の配線３４が形成され
る。この第２の配線３４および第１の層間絶縁膜２９の
上には、ＢＰＳＧからなる厚さが８０００オングストロ
−ム程度の第２の層間絶縁膜３５が堆積される。次に、
温度が８５０℃で５０分間の熱処理が行われる。
スト膜３１は除去され、前記第２のアモルファスシリコ
ン層３０は、温度が８００℃で５時間程度の熱処理によ
り再結晶化される。これにより、この第２のアモルファ
スシリコン層３０は平均の結晶粒径が１μｍ〜３μｍ程
度の第２の多結晶シリコン層３２とされる。この後、こ
の第２の多結晶シリコン層３２の上には、例えば厚さが
２０００オングストロ−ム程度の第２のＷＳｉ層３３が
堆積される。この際の第２の多結晶シリコン層３２の不
純物濃度は４×１０19ｃｍ-3である。次に、第２の多結
晶シリコン層３２および第２のＷＳｉ層３３は写真蝕刻
法によりエッチングされ、第２の配線３４が形成され
る。この第２の配線３４および第１の層間絶縁膜２９の
上には、ＢＰＳＧからなる厚さが８０００オングストロ
−ム程度の第２の層間絶縁膜３５が堆積される。次に、
温度が８５０℃で５０分間の熱処理が行われる。
【００２２】この後、前記第１および第２の層間絶縁膜
２９、３５は写真蝕刻法によりエッチングされ、第３お
よび第４のコンタクトホ−ル３５ａ、３５ｂが設けられ
る。この第３のコンタクトホ−ル３５ａの内および第２
の層間絶縁膜３５の上には第１のアルミニウム配線３６
が設けられ、このアルミニウム配線３６はソ−ス・ドレ
イン領域の第１の拡散層２７ａと電気的に接続される。
前記第４のコンタクトホ−ル３５ｂの内および第２の層
間絶縁膜３５の上には第２のアルミニウム配線３７が設
けられ、このアルミニウム配線３７はソ−ス・ドレイン
領域の第４の拡散層２７ｄと電気的に接続される。
２９、３５は写真蝕刻法によりエッチングされ、第３お
よび第４のコンタクトホ−ル３５ａ、３５ｂが設けられ
る。この第３のコンタクトホ−ル３５ａの内および第２
の層間絶縁膜３５の上には第１のアルミニウム配線３６
が設けられ、このアルミニウム配線３６はソ−ス・ドレ
イン領域の第１の拡散層２７ａと電気的に接続される。
前記第４のコンタクトホ−ル３５ｂの内および第２の層
間絶縁膜３５の上には第２のアルミニウム配線３７が設
けられ、このアルミニウム配線３７はソ−ス・ドレイン
領域の第４の拡散層２７ｄと電気的に接続される。
【００２３】図５は、上記のように製造された半導体装
置における第１のゲ−ト電極２４の一部を示す拡大断面
図である。第１のゲ−ト電極２４は、第１の多結晶シリ
コン層２２および第１のＷＳｉ層２３から構成されてい
る。前記第１の多結晶シリコン層２２の結晶粒径４１は
１μｍ〜３μｍ程度となっており、前記第１のＷＳｉ層
２３の平均の結晶粒径は１００オングストロ−ム程度と
なっている。
置における第１のゲ−ト電極２４の一部を示す拡大断面
図である。第１のゲ−ト電極２４は、第１の多結晶シリ
コン層２２および第１のＷＳｉ層２３から構成されてい
る。前記第１の多結晶シリコン層２２の結晶粒径４１は
１μｍ〜３μｍ程度となっており、前記第１のＷＳｉ層
２３の平均の結晶粒径は１００オングストロ−ム程度と
なっている。
【００２４】図６は、図５に示す第１のゲ−ト電極２４
におけるＷＳｉ層および多結晶シリコン層の深さと不純
物濃度との関係を示すものであり、初期の不純物濃度と
熱処理後の不純物濃度とを示す図である。
におけるＷＳｉ層および多結晶シリコン層の深さと不純
物濃度との関係を示すものであり、初期の不純物濃度と
熱処理後の不純物濃度とを示す図である。
【００２５】図７は、この発明における上記実施例の効
果を示した実験結果であり、多結晶シリコン層の結晶粒
径と不純物濃度との関係を示す図である。厚さが２００
０オングストロ−ムの多結晶シリコン層には加速電圧が
２０ｋｅＶにより３×１０15ｃｍ-2のド−ズ量でＢがイ
オン注入され、この多結晶シリコン層の上には厚さが２
０００オングストロ−ムのＷＳｉ層が堆積された後、温
度が９００℃で３０分間の熱処理が行われた。４５は、
前記多結晶シリコン層の結晶粒径が０．０３、０．２お
よび１μｍそれぞれにおける前記熱処理後の多結晶シリ
コン層の不純物濃度をプロットし、この傾向を示した線
である。これから、多結晶シリコン層の結晶粒径が大き
いほど熱処理後の不純物濃度も高くなることがわかる。
また、ＭＯＳトランジスタ特性を低下させないために
は、ゲ−ト電極を形成している多結晶シリコン層におけ
る不純物濃度の最低の限界値は４×１０19ｃｍ-3とされ
ている。
果を示した実験結果であり、多結晶シリコン層の結晶粒
径と不純物濃度との関係を示す図である。厚さが２００
０オングストロ−ムの多結晶シリコン層には加速電圧が
２０ｋｅＶにより３×１０15ｃｍ-2のド−ズ量でＢがイ
オン注入され、この多結晶シリコン層の上には厚さが２
０００オングストロ−ムのＷＳｉ層が堆積された後、温
度が９００℃で３０分間の熱処理が行われた。４５は、
前記多結晶シリコン層の結晶粒径が０．０３、０．２お
よび１μｍそれぞれにおける前記熱処理後の多結晶シリ
コン層の不純物濃度をプロットし、この傾向を示した線
である。これから、多結晶シリコン層の結晶粒径が大き
いほど熱処理後の不純物濃度も高くなることがわかる。
また、ＭＯＳトランジスタ特性を低下させないために
は、ゲ−ト電極を形成している多結晶シリコン層におけ
る不純物濃度の最低の限界値は４×１０19ｃｍ-3とされ
ている。
【００２６】上記実施例によれば、第１、第２、第３の
フィ−ルド酸化膜１６〜１８およびゲ−ト酸化膜１９の
上に５５０℃以下の堆積温度により第１のアモルファス
シリコン層２０を堆積し、ＮＭＯＳ領域１２の第１のア
モルファスシリコン層２０にＰ型の不純物をイオン注入
し、ＰＭＯＳ領域１１の第１のアモルファスシリコン層
２０にＮ型の不純物をイオン注入する。この後、８００
℃の温度で５時間程度の熱処理によって、第１のアモル
ファスシリコン層２０を再結晶化させることにより多結
晶シリコン層２２にしている。この多結晶シリコン層２
２の上に第１のＷＳｉ層２３を堆積させる。このように
製造された第１の多結晶シリコン層２２の結晶粒径４１
は１μｍ〜３μｍ程度となっているため、結晶粒におけ
るＰ型またはＮ型の不純物が熱処理工程等の熱により拡
散されても、結晶粒界４２まで到達する不純物は少な
い。この結果、結晶粒界４２に析出する不純物は少ない
ため、結晶粒界４２からＷＳｉ層等に拡散する不純物も
少ない。これにより、図６に示すように、第１の多結晶
シリコン層２２において、熱処理後の不純物濃度が初期
のそれより大きく低下することを防止することができ
る。このため、第１の多結晶シリコン層２２を充分縮体
させることができる。したがって、第１のゲ−ト電極２
４は空乏化することがなく、電流駆動能力が低下するな
どのＭＯＳトランジスタ特性上の障害の発生を防止する
ことができる。
フィ−ルド酸化膜１６〜１８およびゲ−ト酸化膜１９の
上に５５０℃以下の堆積温度により第１のアモルファス
シリコン層２０を堆積し、ＮＭＯＳ領域１２の第１のア
モルファスシリコン層２０にＰ型の不純物をイオン注入
し、ＰＭＯＳ領域１１の第１のアモルファスシリコン層
２０にＮ型の不純物をイオン注入する。この後、８００
℃の温度で５時間程度の熱処理によって、第１のアモル
ファスシリコン層２０を再結晶化させることにより多結
晶シリコン層２２にしている。この多結晶シリコン層２
２の上に第１のＷＳｉ層２３を堆積させる。このように
製造された第１の多結晶シリコン層２２の結晶粒径４１
は１μｍ〜３μｍ程度となっているため、結晶粒におけ
るＰ型またはＮ型の不純物が熱処理工程等の熱により拡
散されても、結晶粒界４２まで到達する不純物は少な
い。この結果、結晶粒界４２に析出する不純物は少ない
ため、結晶粒界４２からＷＳｉ層等に拡散する不純物も
少ない。これにより、図６に示すように、第１の多結晶
シリコン層２２において、熱処理後の不純物濃度が初期
のそれより大きく低下することを防止することができ
る。このため、第１の多結晶シリコン層２２を充分縮体
させることができる。したがって、第１のゲ−ト電極２
４は空乏化することがなく、電流駆動能力が低下するな
どのＭＯＳトランジスタ特性上の障害の発生を防止する
ことができる。
【００２７】また、第１のゲ−ト電極２４と同様な方法
により製造された第２のゲ−ト電極２５および第１の配
線２６も前記第１のゲ−ト電極２４と同様な効果を得る
ことができる。
により製造された第２のゲ−ト電極２５および第１の配
線２６も前記第１のゲ−ト電極２４と同様な効果を得る
ことができる。
【００２８】また、第２の多結晶シリコン層３２は、第
１の多結晶シリコン層２２と同様な方法により製造され
ているため、その結晶粒径が１μｍ〜３μｍ程度となっ
ている。これにより、第２の多結晶シリコン層３２にお
ける熱処理後の不純物濃度も低下することがなく、この
多結晶シリコン層３２も充分縮体させることができる。
したがって、第２の配線３４とソ−ス・ドレイン領域の
第２、第３の拡散層２７ｂ、２７ｃとのコンタクト抵抗
の増加を抑制することができる。
１の多結晶シリコン層２２と同様な方法により製造され
ているため、その結晶粒径が１μｍ〜３μｍ程度となっ
ている。これにより、第２の多結晶シリコン層３２にお
ける熱処理後の不純物濃度も低下することがなく、この
多結晶シリコン層３２も充分縮体させることができる。
したがって、第２の配線３４とソ−ス・ドレイン領域の
第２、第３の拡散層２７ｂ、２７ｃとのコンタクト抵抗
の増加を抑制することができる。
【００２９】また、第１および第２の多結晶シリコン層
２２、３２それぞれのＰ型およびＮ型の不純物濃度の低
下を防止しているため、第１および第２の多結晶シリコ
ン層２２、３２それぞれにおけるＰ型の不純物をイオン
注入した領域およびＮ型の不純物をイオン注入した領域
の境界の抵抗を小さくすることができる。
２２、３２それぞれのＰ型およびＮ型の不純物濃度の低
下を防止しているため、第１および第２の多結晶シリコ
ン層２２、３２それぞれにおけるＰ型の不純物をイオン
注入した領域およびＮ型の不純物をイオン注入した領域
の境界の抵抗を小さくすることができる。
【００３０】図１乃至図４は、この発明の第２の実施例
による半導体装置の製造方法を示すものであり、第１の
実施例と同一部分には同一符号を付し、異なる部分につ
いてのみ説明する。
による半導体装置の製造方法を示すものであり、第１の
実施例と同一部分には同一符号を付し、異なる部分につ
いてのみ説明する。
【００３１】図２に示すように、第１、第２、第３のフ
ィ−ルド酸化膜１６〜１８およびゲ−ト酸化膜１９の上
には、例えば厚さが２０００オングストロ−ム程度の第
１の多結晶シリコン層５１が堆積される。この際の堆積
温度を７５０℃以上とすることにより、前記第１の多結
晶シリコン層５１の結晶粒径は１μｍ〜３μｍ程度とさ
れる。この後、ＮＭＯＳ領域１２における第１の多結晶
シリコン層５１には、Ａｓがイオン注入される。次に、
ＰＭＯＳ領域１１における第１の多結晶シリコン層５１
には、Ｂがイオン注入される。
ィ−ルド酸化膜１６〜１８およびゲ−ト酸化膜１９の上
には、例えば厚さが２０００オングストロ−ム程度の第
１の多結晶シリコン層５１が堆積される。この際の堆積
温度を７５０℃以上とすることにより、前記第１の多結
晶シリコン層５１の結晶粒径は１μｍ〜３μｍ程度とさ
れる。この後、ＮＭＯＳ領域１２における第１の多結晶
シリコン層５１には、Ａｓがイオン注入される。次に、
ＰＭＯＳ領域１１における第１の多結晶シリコン層５１
には、Ｂがイオン注入される。
【００３２】次に、図３に示すように、前記第１の多結
晶シリコン層５１の上には、第１のＷＳｉ層２３が堆積
される。この後、ＮＭＯＳ領域１２およびＰＭＯＳ領域
１１それぞれに第１および第２のゲ−ト電極２４、２５
が形成され、ＮＭＯＳ領域１２とＰＭＯＳ領域１１との
両方に位置する第１の配線２６が形成される。次に、Ｐ
ウェル領域１５には自己整合的にソ−ス・ドレイン領域
の第１、第２の拡散層２７ａ、２７ｂが形成され、Ｎウ
ェル領域１４には自己整合的にソ−ス・ドレイン領域の
第３、第４の拡散層２７ｃ、２７ｄが形成される。
晶シリコン層５１の上には、第１のＷＳｉ層２３が堆積
される。この後、ＮＭＯＳ領域１２およびＰＭＯＳ領域
１１それぞれに第１および第２のゲ−ト電極２４、２５
が形成され、ＮＭＯＳ領域１２とＰＭＯＳ領域１１との
両方に位置する第１の配線２６が形成される。次に、Ｐ
ウェル領域１５には自己整合的にソ−ス・ドレイン領域
の第１、第２の拡散層２７ａ、２７ｂが形成され、Ｎウ
ェル領域１４には自己整合的にソ−ス・ドレイン領域の
第３、第４の拡散層２７ｃ、２７ｄが形成される。
【００３３】この後、図４に示すように、前記第１、第
２のゲ−ト電極２４、２５、第１、第３のフィ−ルド酸
化膜１６、１８、ゲ−ト酸化膜１９および第１の配線２
６の上には、第１の層間絶縁膜２９が堆積される。この
第１の層間絶縁膜２９には第１および第２のコンタクト
ホ−ル２７ｃ、２７ｄが設けられる。この第１、第２の
コンタクトホ−ル２７ｃ、２７ｄの内および第１の層間
絶縁膜２９の上には、７５０℃以上の堆積温度により厚
さが２０００オングストロ−ム程度の第２の多結晶シリ
コン層５２が堆積される。この第２の多結晶シリコン層
５２の結晶粒径は１μｍ〜３μｍ程度とされている。次
に、ＮＭＯＳ領域１２における第２の多結晶シリコン層
５２にはＡｓがイオン注入される。この後、ＰＭＯＳ領
域１１における第２の多結晶シリコン層５２にはＢがイ
オン注入される。
２のゲ−ト電極２４、２５、第１、第３のフィ−ルド酸
化膜１６、１８、ゲ−ト酸化膜１９および第１の配線２
６の上には、第１の層間絶縁膜２９が堆積される。この
第１の層間絶縁膜２９には第１および第２のコンタクト
ホ−ル２７ｃ、２７ｄが設けられる。この第１、第２の
コンタクトホ−ル２７ｃ、２７ｄの内および第１の層間
絶縁膜２９の上には、７５０℃以上の堆積温度により厚
さが２０００オングストロ−ム程度の第２の多結晶シリ
コン層５２が堆積される。この第２の多結晶シリコン層
５２の結晶粒径は１μｍ〜３μｍ程度とされている。次
に、ＮＭＯＳ領域１２における第２の多結晶シリコン層
５２にはＡｓがイオン注入される。この後、ＰＭＯＳ領
域１１における第２の多結晶シリコン層５２にはＢがイ
オン注入される。
【００３４】次に、図１に示すように、前記第２の多結
晶シリコン層５２の上には第２のＷＳｉ層３３が堆積さ
れる。この後、第２の多結晶シリコン層５２および第２
のＷＳｉ層３３は写真蝕刻法によりエッチングされ、第
２の配線３４が形成される。この第２の配線３４および
第１の層間絶縁膜２９の上には第２の層間絶縁膜３５が
堆積される。この後、前記第１、第２の層間絶縁膜２
９、３５には第３および第４のコンタクトホ−ル３５
ａ、３５ｂが設けられる。次に、前記第３のコンタクト
ホ−ル３５ａにより、ソ−ス・ドレイン領域の第１の拡
散層２７ａと電気的に接続する第１のアルミニウム配線
３６が設けられる。前記第４のコンタクトホ−ル３５ｂ
により、ソ−ス・ドレイン領域の第４の拡散層２７ｄと
電気的に接続する第２のアルミニウム配線３７が設けら
れる。上記第２の実施例においても第１の実施例と同様
の効果を得ることができる。
晶シリコン層５２の上には第２のＷＳｉ層３３が堆積さ
れる。この後、第２の多結晶シリコン層５２および第２
のＷＳｉ層３３は写真蝕刻法によりエッチングされ、第
２の配線３４が形成される。この第２の配線３４および
第１の層間絶縁膜２９の上には第２の層間絶縁膜３５が
堆積される。この後、前記第１、第２の層間絶縁膜２
９、３５には第３および第４のコンタクトホ−ル３５
ａ、３５ｂが設けられる。次に、前記第３のコンタクト
ホ−ル３５ａにより、ソ−ス・ドレイン領域の第１の拡
散層２７ａと電気的に接続する第１のアルミニウム配線
３６が設けられる。前記第４のコンタクトホ−ル３５ｂ
により、ソ−ス・ドレイン領域の第４の拡散層２７ｄと
電気的に接続する第２のアルミニウム配線３７が設けら
れる。上記第２の実施例においても第１の実施例と同様
の効果を得ることができる。
【００３５】尚、上記第１および第２の実施例では、第
１の多結晶シリコン層２２、５１の上に第１のＷＳｉ層
２３を堆積しているが、第１の多結晶シリコン層２２、
５１の上にＷ、Ｔｉ、Ｍｏ、Ｎｉ、Ｔａ、Ｓｉのうち、
少なくとも一つを含む金属層を堆積することも可能であ
る。
１の多結晶シリコン層２２、５１の上に第１のＷＳｉ層
２３を堆積しているが、第１の多結晶シリコン層２２、
５１の上にＷ、Ｔｉ、Ｍｏ、Ｎｉ、Ｔａ、Ｓｉのうち、
少なくとも一つを含む金属層を堆積することも可能であ
る。
【００３６】また、第２の多結晶シリコン層３２、５２
の上に第２のＷＳｉ層３３を堆積しているが、第２の多
結晶シリコン層３２の上にＷ、Ｔｉ、Ｍｏ、Ｎｉ、Ｔ
ａ、Ｓｉのうち、少なくとも一つを含む金属層を堆積す
ることも可能である。
の上に第２のＷＳｉ層３３を堆積しているが、第２の多
結晶シリコン層３２の上にＷ、Ｔｉ、Ｍｏ、Ｎｉ、Ｔ
ａ、Ｓｉのうち、少なくとも一つを含む金属層を堆積す
ることも可能である。
【００３７】図８は、この発明の第３の実施例による半
導体装置の要部を示す断面図である。Ｐ型シリコン基板
６１の表面上にはＬＯＣＯＳ法により図示せぬフィ−ル
ド酸化膜が設けられる。この後、前記Ｐ型シリコン基板
６１の表面上には例えば熱酸化によりゲ−ト酸化膜６２
が設けられ、このゲ−ト酸化膜６２およびフィ−ルド酸
化膜の上には多結晶シリコン層６３が堆積される。次
に、前記多結晶シリコン層６３には加速電圧２０ｋｅＶ
により３×１０15ｃｍ-2のド−ズ量で不純物がイオン注
入される。この後、前記多結晶シリコン層６３の上には
エピタキシャル成長法によりエピタキシャルシリコン層
６４が堆積され、このエピタキシャルシリコン層６４の
上にはＷＳｉ層６５が堆積される。次に、前記多結晶シ
リコン層６３、エピタキシャルシリコン層６４およびＷ
Ｓｉ層６５は写真蝕刻法によりエッチングされ、ゲ−ト
電極６６が形成される。この後、前記ゲ−ト電極６６を
マスクとしてイオン注入することにより、Ｐ型シリコン
基板６１には図示せぬソ−ス・ドレイン領域の拡散層が
形成される。
導体装置の要部を示す断面図である。Ｐ型シリコン基板
６１の表面上にはＬＯＣＯＳ法により図示せぬフィ−ル
ド酸化膜が設けられる。この後、前記Ｐ型シリコン基板
６１の表面上には例えば熱酸化によりゲ−ト酸化膜６２
が設けられ、このゲ−ト酸化膜６２およびフィ−ルド酸
化膜の上には多結晶シリコン層６３が堆積される。次
に、前記多結晶シリコン層６３には加速電圧２０ｋｅＶ
により３×１０15ｃｍ-2のド−ズ量で不純物がイオン注
入される。この後、前記多結晶シリコン層６３の上には
エピタキシャル成長法によりエピタキシャルシリコン層
６４が堆積され、このエピタキシャルシリコン層６４の
上にはＷＳｉ層６５が堆積される。次に、前記多結晶シ
リコン層６３、エピタキシャルシリコン層６４およびＷ
Ｓｉ層６５は写真蝕刻法によりエッチングされ、ゲ−ト
電極６６が形成される。この後、前記ゲ−ト電極６６を
マスクとしてイオン注入することにより、Ｐ型シリコン
基板６１には図示せぬソ−ス・ドレイン領域の拡散層が
形成される。
【００３８】上記第３の実施例においても第１の実施例
と同様の効果を得ることができ、しかも、多結晶シリコ
ン層６３とＷＳｉ層６５との間にエピタキシャルシリコ
ン層６４を設けているため、このエピタキシャルシリコ
ン層６４により、さらに多結晶シリコン層６３からＷＳ
ｉ層６５に不純物が拡散されることを防止できる。
と同様の効果を得ることができ、しかも、多結晶シリコ
ン層６３とＷＳｉ層６５との間にエピタキシャルシリコ
ン層６４を設けているため、このエピタキシャルシリコ
ン層６４により、さらに多結晶シリコン層６３からＷＳ
ｉ層６５に不純物が拡散されることを防止できる。
【００３９】
【発明の効果】以上説明したようにこの発明によれば、
ゲ−ト電極または配線を不純物が添加された結晶粒径が
大きい多結晶シリコン層とこれに積層された金属層とか
らなる少なくとも二層から構成している。したがって、
多結晶シリコン層の不純物濃度の低下を防止することに
より、ＭＯＳトランジスタ特性の低下を防止できるとと
もに、多結晶シリコン層と不純物が導入された領域との
コンタクト抵抗の増加を抑制することができる。
ゲ−ト電極または配線を不純物が添加された結晶粒径が
大きい多結晶シリコン層とこれに積層された金属層とか
らなる少なくとも二層から構成している。したがって、
多結晶シリコン層の不純物濃度の低下を防止することに
より、ＭＯＳトランジスタ特性の低下を防止できるとと
もに、多結晶シリコン層と不純物が導入された領域との
コンタクト抵抗の増加を抑制することができる。
【図１】この発明の第１または第２の実施例による半導
体装置の製造方法を示すものであり、第１および第２の
アルミニウム配線を設ける工程を示す断面図。
体装置の製造方法を示すものであり、第１および第２の
アルミニウム配線を設ける工程を示す断面図。
【図２】この発明の第１または第２の実施例による半導
体装置の製造方法を示すものであり、第１のアモルファ
スシリコン層または第１の多結晶シリコン層を堆積させ
る工程を示す断面図。
体装置の製造方法を示すものであり、第１のアモルファ
スシリコン層または第１の多結晶シリコン層を堆積させ
る工程を示す断面図。
【図３】この発明の第１または第２の実施例による半導
体装置の製造方法を示すものであり、第１、第２のゲ−
ト電極およびソ−ス・ドレイン領域の第１、第２、第
３、第４の拡散層を形成する工程を示す断面図。
体装置の製造方法を示すものであり、第１、第２のゲ−
ト電極およびソ−ス・ドレイン領域の第１、第２、第
３、第４の拡散層を形成する工程を示す断面図。
【図４】この発明の第１または第２の実施例による半導
体装置の製造方法を示すものであり、第２のアモルファ
スシリコン層または第２の多結晶シリコン層を堆積させ
る工程を示す断面図。
体装置の製造方法を示すものであり、第２のアモルファ
スシリコン層または第２の多結晶シリコン層を堆積させ
る工程を示す断面図。
【図５】この発明の第１の実施例による半導体装置にお
ける第１のゲ−ト電極の一部を示す拡大断面図。
ける第１のゲ−ト電極の一部を示す拡大断面図。
【図６】図５に示す第１のゲ−ト電極におけるＷＳｉ層
および多結晶シリコン層の深さと不純物濃度との関係を
示すものであり、初期の不純物濃度と熱処理後の不純物
濃度とを示す図。
および多結晶シリコン層の深さと不純物濃度との関係を
示すものであり、初期の不純物濃度と熱処理後の不純物
濃度とを示す図。
【図７】この発明における第１の実施例の効果を示した
実験結果であり、多結晶シリコン層の結晶粒径と不純物
濃度との関係を示す図。
実験結果であり、多結晶シリコン層の結晶粒径と不純物
濃度との関係を示す図。
【図８】この発明の第３の実施例による半導体装置の要
部を示す拡大断面図。
部を示す拡大断面図。
【図９】図９（ａ）は、従来の半導体装置におけるゲ−
ト電極の一部を示す断面図であり、図９（ｂ）は、図９
（ａ）における番号５の部分に示す結晶粒および結晶粒
界の不純物濃度を示す図。
ト電極の一部を示す断面図であり、図９（ｂ）は、図９
（ａ）における番号５の部分に示す結晶粒および結晶粒
界の不純物濃度を示す図。
【図１０】従来の半導体装置におけるＷＳｉ層および多
結晶シリコン層の深さと不純物濃度との関係を示すもの
であり、初期の不純物濃度と熱処理後の不純物量とを示
す図。
結晶シリコン層の深さと不純物濃度との関係を示すもの
であり、初期の不純物濃度と熱処理後の不純物量とを示
す図。
11…ＰＭＯＳ領域、12…ＮＭＯＳ領域、13…Ｐ型シリコ
ン基板、14…Ｎウェル領域、15…Ｐウェル領域、16…第
１のフィ−ルド酸化膜、17…第２のフィ−ルド酸化膜、
18…第３のフィ−ルド酸化膜、19…ゲ−ト酸化膜、20…
第１のアモルファスシリコン層、21…第２のレジスト
膜、22…第１の多結晶シリコン層、23…第１のＷＳｉ
層、24…第１のゲ−ト電極、25…第２のゲ−ト電極、26
…第１の配線、27a …ソ−ス・ドレイン領域の第１の拡
散層、27b …ソ−ス・ドレイン領域の第２の拡散層、27
c …ソ−ス・ドレイン領域の第３の拡散層、27d …ソ−
ス・ドレイン領域の第４の拡散層、28…第５のレジスト
膜、29…第１の層間絶縁膜、29a …第１のコンタクトホ
−ル、29b 第２のコンタクトホ−ル…、30…第２のアモ
ルファスシリコン層、31…第７のレジスト膜、32…第２
の多結晶シリコン層、33…第２のＷＳｉ層、34…第２の
配線、35…第２の層間絶縁膜、35a …第３のコンタクト
ホ−ル、35b …第４のコンタクトホ−ル、36…第１のア
ルミニウム配線、37…第２のアルミニウム配線、41…結
晶粒径、42…結晶粒界、51…第１の多結晶シリコン層、
52…第２の多結晶シリコン層
ン基板、14…Ｎウェル領域、15…Ｐウェル領域、16…第
１のフィ−ルド酸化膜、17…第２のフィ−ルド酸化膜、
18…第３のフィ−ルド酸化膜、19…ゲ−ト酸化膜、20…
第１のアモルファスシリコン層、21…第２のレジスト
膜、22…第１の多結晶シリコン層、23…第１のＷＳｉ
層、24…第１のゲ−ト電極、25…第２のゲ−ト電極、26
…第１の配線、27a …ソ−ス・ドレイン領域の第１の拡
散層、27b …ソ−ス・ドレイン領域の第２の拡散層、27
c …ソ−ス・ドレイン領域の第３の拡散層、27d …ソ−
ス・ドレイン領域の第４の拡散層、28…第５のレジスト
膜、29…第１の層間絶縁膜、29a …第１のコンタクトホ
−ル、29b 第２のコンタクトホ−ル…、30…第２のアモ
ルファスシリコン層、31…第７のレジスト膜、32…第２
の多結晶シリコン層、33…第２のＷＳｉ層、34…第２の
配線、35…第２の層間絶縁膜、35a …第３のコンタクト
ホ−ル、35b …第４のコンタクトホ−ル、36…第１のア
ルミニウム配線、37…第２のアルミニウム配線、41…結
晶粒径、42…結晶粒界、51…第１の多結晶シリコン層、
52…第２の多結晶シリコン層
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/62 Ｇ 9055−4Ｍ 21/336 9054−4Ｍ Ｈ０１Ｌ 27/08 ３２１ Ｆ 7377−4Ｍ 29/78 ３０１ Ｙ
Claims (11)
- 【請求項１】 半導体基板と、 前記半導体基板の表面上に設けられた絶縁膜と、 前記絶縁膜の上に設けられ不純物が導入された結晶粒径
が大きい多結晶シリコン層とこれに積層された金属層と
からなる少なくとも二層のゲ−ト電極と、 を具備することを特徴とする半導体装置。 - 【請求項２】 半導体基板に不純物が導入された領域
と、 前記領域と接続され不純物が導入された結晶粒径が大き
い多結晶シリコン層とこれに積層された金属層とからな
る少なくとも二層の配線と、 を具備することを特徴とする半導体装置。 - 【請求項３】 半導体基板と、 前記半導体基板の表面上に設けられた第１の絶縁膜と、 前記第１の絶縁膜の上に設けられたゲ−ト電極と、 前記ゲ−ト電極をマスクとして不純物を導入することに
より、前記半導体基板に形成されたソ−ス・ドレイン領
域と、 前記ゲ−ト電極および前記第１の絶縁膜の上に設けられ
た第２の絶縁膜と、 前記第２の絶縁膜に設けられ、前記ソ−ス・ドレイン領
域の上に位置するコンタクトホ−ルと、 前記コンタクトホ−ルの内の前記ソ−ス・ドレイン領域
と接続されるとともに前記第２の絶縁膜の上に設けられ
不純物が導入された結晶粒径が大きい多結晶シリコン層
とこれに積層された金属層とからなる少なくとも二層の
配線と、 を具備することを特徴とする半導体装置。 - 【請求項４】 半導体基板の表面上に絶縁膜を設ける工
程と、 前記絶縁膜の上にアモルファスシリコン層を堆積する工
程と、 前記アモルファスシリコン層に不純物を導入する工程
と、 前記アモルファスシリコン層を熱処理によって再結晶化
させることにより、結晶粒径が大きい多結晶シリコン層
とする工程と、 前記多結晶シリコン層の上に金属層を堆積する工程と、 前記多結晶シリコン層および前記金属層をエッチングす
ることによりゲ−ト電極を形成する工程と、 を具備することを特徴とする半導体装置の製造方法。 - 【請求項５】 半導体基板の表面上に絶縁膜を設ける工
程と、 前記絶縁膜の上に結晶粒径が大きい多結晶シリコン層を
堆積する工程と、 前記多結晶シリコン層に不純物を導入する工程と、 前記多結晶シリコン層の上に金属層を堆積する工程と、 前記多結晶シリコン層および前記金属層をエッチングす
ることによりゲ−ト電極を形成する工程と、 を具備することを特徴とする半導体装置の製造方法。 - 【請求項６】 半導体基板に不純物を導入する工程と、 前記不純物が導入された領域の上にアモルファスシリコ
ン層を堆積する工程と、 前記アモルファスシリコン層に不純物を導入する工程
と、 前記アモルファスシリコン層を熱処理によって再結晶化
させることにより、結晶粒径が大きい多結晶シリコン層
とする工程と、 前記多結晶シリコン層の上に金属層を堆積する工程と、 を具備することを特徴とする半導体装置の製造方法。 - 【請求項７】 半導体基板に不純物を導入する工程と、 前記不純物が導入された領域の上に結晶粒径が大きい多
結晶シリコン層を堆積する工程と、 前記多結晶シリコン層に不純物を導入する工程と、 前記多結晶シリコン層の上に金属層を堆積する工程と、 を具備することを特徴とする半導体装置の製造方法。 - 【請求項８】 前記多結晶シリコン層の結晶粒径は、１
μｍ以上３μｍ以下であることを特徴とする請求項１、
２、３、４、５、６または７記載の半導体装置およびそ
の製造方法。 - 【請求項９】 前記熱処理の条件は、温度が８００℃で
５時間とすることを特徴とする請求項４または６記載の
半導体装置の製造方法。 - 【請求項１０】 前記アモルファスシリコン層の堆積温
度は、５５０℃とすることを特徴とする請求項４または
６記載の半導体装置の製造方法。 - 【請求項１１】 前記多結晶シリコン層の堆積温度は、
７５０℃とすることを特徴とする請求項５または７記載
の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4257975A JPH06112477A (ja) | 1992-09-28 | 1992-09-28 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4257975A JPH06112477A (ja) | 1992-09-28 | 1992-09-28 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06112477A true JPH06112477A (ja) | 1994-04-22 |
Family
ID=17313809
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4257975A Pending JPH06112477A (ja) | 1992-09-28 | 1992-09-28 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06112477A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100481983B1 (ko) * | 1997-12-30 | 2005-06-07 | 매그나칩 반도체 유한회사 | 이중 게이트 cmos에서의 n＋게이트 형성방법 |
| KR100758112B1 (ko) * | 2005-06-21 | 2007-09-11 | 엘피다 메모리, 아이엔씨. | 반도체 장치 및 그 제조 방법 |
-
1992
- 1992-09-28 JP JP4257975A patent/JPH06112477A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100481983B1 (ko) * | 1997-12-30 | 2005-06-07 | 매그나칩 반도체 유한회사 | 이중 게이트 cmos에서의 n＋게이트 형성방법 |
| KR100758112B1 (ko) * | 2005-06-21 | 2007-09-11 | 엘피다 메모리, 아이엔씨. | 반도체 장치 및 그 제조 방법 |
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