JPH05183160A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH05183160A JPH05183160A JP34563091A JP34563091A JPH05183160A JP H05183160 A JPH05183160 A JP H05183160A JP 34563091 A JP34563091 A JP 34563091A JP 34563091 A JP34563091 A JP 34563091A JP H05183160 A JPH05183160 A JP H05183160A
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Abstract
(57)【要約】
【目的】本発明は、素子の微細化が進んでも、コンタク
ト抵抗の増大を招かない半導体装置を提供することを目
的とする。 【構成】シリコン基板１上に、ゲート酸化膜３を介して
形成されたゲート電極４と、このゲート電極４に対向し
てシリコン基板１の表面に形成されたソース・ドレイン
拡散層６と、このソース・ドレイン拡散層６上に形成さ
れたソース・ドレイン電極９と、このソース・ドレイン
電極９とソース・ドレイン拡散層６との間に設けられた
Ｓｉ−Ｇｅ混晶層８とを備えていることを特徴とする。
ト抵抗の増大を招かない半導体装置を提供することを目
的とする。 【構成】シリコン基板１上に、ゲート酸化膜３を介して
形成されたゲート電極４と、このゲート電極４に対向し
てシリコン基板１の表面に形成されたソース・ドレイン
拡散層６と、このソース・ドレイン拡散層６上に形成さ
れたソース・ドレイン電極９と、このソース・ドレイン
電極９とソース・ドレイン拡散層６との間に設けられた
Ｓｉ−Ｇｅ混晶層８とを備えていることを特徴とする。
Description
【０００１】
【産業上の利用分野】本発明は、コンタクト抵抗の低減
化を図り得る半導体装置及びその製造方法に関する。
化を図り得る半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】近年、コンピューターや通信機器の重要
部分には、多数のトランジスタや抵抗等を電気回路を達
成するようにむすびつけ、１チップ上に集積化して形成
した大規模集積回路（ＬＳＩ）が多用されている。この
ため、機器全体の性能は、ＬＳＩ単体の性能と大きく結
び付いている。
部分には、多数のトランジスタや抵抗等を電気回路を達
成するようにむすびつけ、１チップ上に集積化して形成
した大規模集積回路（ＬＳＩ）が多用されている。この
ため、機器全体の性能は、ＬＳＩ単体の性能と大きく結
び付いている。
【０００３】ＬＳＩ単体の性能向上は、集積度を高める
こと、つまり、素子の微細化により実現できる。素子の
微細化が進と、配線材と各素子とを結ぶコンタクトホー
ルの径が小さくなり、配線材と素子との接触面積が小さ
くなる。この結果、コンタクトホールにおける抵抗、い
わゆる、コンタクト抵抗は、素子の微細化とともに増大
する。このため、コンタクト抵抗が寄生抵抗として働
き、素子に供給される電流が少なくなり、動作遅延が生
じる。
こと、つまり、素子の微細化により実現できる。素子の
微細化が進と、配線材と各素子とを結ぶコンタクトホー
ルの径が小さくなり、配線材と素子との接触面積が小さ
くなる。この結果、コンタクトホールにおける抵抗、い
わゆる、コンタクト抵抗は、素子の微細化とともに増大
する。このため、コンタクト抵抗が寄生抵抗として働
き、素子に供給される電流が少なくなり、動作遅延が生
じる。
【０００４】そこで、電界トランジスタ（ＦＥＴ）にお
いては、図１４に示すように、ソース・ドレイン拡散層
９２の表面にシリサイド９３を形成する方法が検討され
ている。この方法は、ソース・ドレイン拡散層９２を形
成した後に、ポリシリコンゲート電極９１の側壁に絶縁
膜９３を形成し、続いて、シリコン基板９０の全面に、
チタン等からなる金属膜を堆積し、この金属膜に熱処理
を施してポリシリコンゲート電極９１、ドレイン・ソー
ス拡散層９２をシリサイド化し、この後、未反応の金属
膜をエッチング除去するというものである。
いては、図１４に示すように、ソース・ドレイン拡散層
９２の表面にシリサイド９３を形成する方法が検討され
ている。この方法は、ソース・ドレイン拡散層９２を形
成した後に、ポリシリコンゲート電極９１の側壁に絶縁
膜９３を形成し、続いて、シリコン基板９０の全面に、
チタン等からなる金属膜を堆積し、この金属膜に熱処理
を施してポリシリコンゲート電極９１、ドレイン・ソー
ス拡散層９２をシリサイド化し、この後、未反応の金属
膜をエッチング除去するというものである。
【０００５】このような方法を用いることで、コンタク
トホールの径が小さくなっても、ソース・ドレイン拡散
層９２とソース・ドレイン電極９５との実効的な接触面
積を、ソース・ドレイン拡散層９２の面積と同じにで
き、コンタクト抵抗の増大を防止できる。
トホールの径が小さくなっても、ソース・ドレイン拡散
層９２とソース・ドレイン電極９５との実効的な接触面
積を、ソース・ドレイン拡散層９２の面積と同じにで
き、コンタクト抵抗の増大を防止できる。
【０００６】しかしながら、今後さらに微細化が進んで
いくと、ソース・ドレイン拡散層９２の面積が１．０μ
ｍ2 程度まで小さくなると予想され、この結果、接触面
積がソース・ドレイン９２の面積と同じであっても、コ
ンタクト抵抗の値は高いものとなり、動作遅延等の問題
が生じる。特に、ｐ+ 拡散層とシリサイドとの間のコン
タクト抵抗は、ｎ+ 拡散層とシリサイドとの間のそれに
比べ高く、この部分を低抵抗化する必要がある。
いくと、ソース・ドレイン拡散層９２の面積が１．０μ
ｍ2 程度まで小さくなると予想され、この結果、接触面
積がソース・ドレイン９２の面積と同じであっても、コ
ンタクト抵抗の値は高いものとなり、動作遅延等の問題
が生じる。特に、ｐ+ 拡散層とシリサイドとの間のコン
タクト抵抗は、ｎ+ 拡散層とシリサイドとの間のそれに
比べ高く、この部分を低抵抗化する必要がある。
【０００７】
【発明が解決しようとする課題】上述の如く、今後さら
に素子の微細化が進むと、シリサイドを用いたＦＥＴで
あっても、ソース・ドレイン拡散層の面積が非常に小さ
くなるので、ソース・ドレイン電極とソース・ドレイン
拡散層との接触面積が小さくなり、これにより、コンタ
クト抵抗が増大し、動作遅延等の問題が生じるという問
題があった。
に素子の微細化が進むと、シリサイドを用いたＦＥＴで
あっても、ソース・ドレイン拡散層の面積が非常に小さ
くなるので、ソース・ドレイン電極とソース・ドレイン
拡散層との接触面積が小さくなり、これにより、コンタ
クト抵抗が増大し、動作遅延等の問題が生じるという問
題があった。
【０００８】本発明は、上記事情を考慮してなされたも
ので、その目的とするところは、今後さらに素子の微細
化が進んでも、コンタクト抵抗の増大を招かない半導体
装置及びその製造方法を提供することにある。
ので、その目的とするところは、今後さらに素子の微細
化が進んでも、コンタクト抵抗の増大を招かない半導体
装置及びその製造方法を提供することにある。
【０００９】
【課題を解決するための手段】上記の目的を達成するた
めに、本発明の半導体装置は、シリコン基板に形成され
たソース・ドレイン拡散層とソース・ドレイン電極との
間に、シリコンと所定の元素とからなる混晶層が設けら
れ、前記所定の元素として、前記混晶層の価電子帯端の
エネルギー準位と前記ソース・ドレイン電極のフェルミ
準位との差が、前記ソース・ドレイン拡散層の価電子帯
端のエネルギー準位と前記ソース・ドレイン電極のフェ
ルミ準位との差より小さくなる元素を選んだことを特徴
とする。
めに、本発明の半導体装置は、シリコン基板に形成され
たソース・ドレイン拡散層とソース・ドレイン電極との
間に、シリコンと所定の元素とからなる混晶層が設けら
れ、前記所定の元素として、前記混晶層の価電子帯端の
エネルギー準位と前記ソース・ドレイン電極のフェルミ
準位との差が、前記ソース・ドレイン拡散層の価電子帯
端のエネルギー準位と前記ソース・ドレイン電極のフェ
ルミ準位との差より小さくなる元素を選んだことを特徴
とする。
【００１０】また、本発明の半導体装置の製造方法は、
シリコン基板にソース・ドレイン拡散層を形成した後、
ＣＶＤ法を用いてシリコンと所定の元素とからなる混晶
層を前記ソース・ドレイン拡散層上に形成する工程を有
し、前記所定の元素として、前記混晶層の価電子帯端の
エネルギー準位と前記ソース・ドレイン電極のフェルミ
準位との差が、前記ソース・ドレイン拡散層の価電子帯
端のエネルギー準位と前記ソース・ドレイン電極のフェ
ルミ準位との差より小さくなる元素を選んだことを特徴
とする。また、ＣＶＤ法を用いる代わりに、ソース・ド
レイン拡散層に上述した条件を満たす所定の元素のイオ
ンを打込むことで、混晶層を形成しても良い。
シリコン基板にソース・ドレイン拡散層を形成した後、
ＣＶＤ法を用いてシリコンと所定の元素とからなる混晶
層を前記ソース・ドレイン拡散層上に形成する工程を有
し、前記所定の元素として、前記混晶層の価電子帯端の
エネルギー準位と前記ソース・ドレイン電極のフェルミ
準位との差が、前記ソース・ドレイン拡散層の価電子帯
端のエネルギー準位と前記ソース・ドレイン電極のフェ
ルミ準位との差より小さくなる元素を選んだことを特徴
とする。また、ＣＶＤ法を用いる代わりに、ソース・ド
レイン拡散層に上述した条件を満たす所定の元素のイオ
ンを打込むことで、混晶層を形成しても良い。
【００１１】
【作用】ソース・ドレイン電極とソース・ドレイン拡散
層とのコンタクト抵抗は、ソース・ドレイン電極のフェ
ルミ準位とソース・ドレイン拡散層の価電子帯のエネル
ギー準位との差が小さいほど小さくなる。
層とのコンタクト抵抗は、ソース・ドレイン電極のフェ
ルミ準位とソース・ドレイン拡散層の価電子帯のエネル
ギー準位との差が小さいほど小さくなる。
【００１２】本発明の半導体装置では、ソース・ドレイ
ン電極をシリコンと所定の元素からなる混晶層を介して
ソース・ドレイン拡散層と接続し、所定の元素として、
前記混晶層の価電子帯端のエネルギー準位と前記ソース
・ドレイン電極のフェルミ準位との差が、前記ソース・
ドレイン拡散層の価電子帯端のエネルギー準位と前記ソ
ース・ドレイン電極のフェルミ準位との差より小さくな
る元素を用いている。
ン電極をシリコンと所定の元素からなる混晶層を介して
ソース・ドレイン拡散層と接続し、所定の元素として、
前記混晶層の価電子帯端のエネルギー準位と前記ソース
・ドレイン電極のフェルミ準位との差が、前記ソース・
ドレイン拡散層の価電子帯端のエネルギー準位と前記ソ
ース・ドレイン電極のフェルミ準位との差より小さくな
る元素を用いている。
【００１３】即ち、混晶層を介してソース・ドレイン拡
散層とソース・ドレイン電極とを接続することで、ソー
ス・ドレイン電極のフェルミ準位とソース・ドレイン拡
散層の価電子帯のエネルギー準位との差を実効的に小さ
くしている。
散層とソース・ドレイン電極とを接続することで、ソー
ス・ドレイン電極のフェルミ準位とソース・ドレイン拡
散層の価電子帯のエネルギー準位との差を実効的に小さ
くしている。
【００１４】したがって、素子の微細化により、ソース
・ドレイン電極とソース・ドレイン拡散層との接触面積
が小さくなっても、これによるコンタクト抵抗の増大
は、上記混晶層によるコンタクト抵抗の減少により防止
できる。
・ドレイン電極とソース・ドレイン拡散層との接触面積
が小さくなっても、これによるコンタクト抵抗の増大
は、上記混晶層によるコンタクト抵抗の減少により防止
できる。
【００１５】また、半導体装置の製造方法では、ＣＶＤ
法を用いてソース・ドレイン拡散層上に混晶層を形成し
ている。したがって、シリコン基板にダメージを与える
こと無く混晶層を形成できる。
法を用いてソース・ドレイン拡散層上に混晶層を形成し
ている。したがって、シリコン基板にダメージを与える
こと無く混晶層を形成できる。
【００１６】
【実施例】以下、図面を参照しながら実施例を説明す
る。図１，図２は、本発明の第１の実施例に係わるＭＯ
Ｓトランジスタの製造工程断面図である。
る。図１，図２は、本発明の第１の実施例に係わるＭＯ
Ｓトランジスタの製造工程断面図である。
【００１７】まず、図１（ａ）に示す如く、ｎ型のＳｉ
基板１上に、素子分離用酸化膜２を形成する。次いでこ
の酸化膜２で囲まれた素子形成領域に、熱酸化法を用い
て厚さ８ｎｍのゲート酸化膜３を形成し、続いて、全面
に厚さ３００ｎｍのゲート電極４となる多結晶シリコン
膜を堆積する。そして、フォトリソグラフィ技術を用い
て上記多結晶シリコン膜をパターニングしてゲート電極
４を形成する。
基板１上に、素子分離用酸化膜２を形成する。次いでこ
の酸化膜２で囲まれた素子形成領域に、熱酸化法を用い
て厚さ８ｎｍのゲート酸化膜３を形成し、続いて、全面
に厚さ３００ｎｍのゲート電極４となる多結晶シリコン
膜を堆積する。そして、フォトリソグラフィ技術を用い
て上記多結晶シリコン膜をパターニングしてゲート電極
４を形成する。
【００１８】次に図１（ｂ）に示す如く、全面に側壁ゲ
ート絶縁膜５となるＳｉＯ2 膜を堆積した後、このＳｉ
Ｏ2 膜の全面をエッチバックして、ゲート電極４の側壁
に側壁ゲート絶縁膜５を形成する。次いで加速電圧４０
ｋｅＶ，ドーズ量５×１０15ｃｍ-2の条件でＢＦ2 を注
入し、続いて、窒素雰囲気中で８５０℃，３０分の熱処
理を行なってｐ+ 型のソース・ドレイン拡散層６を形成
する。
ート絶縁膜５となるＳｉＯ2 膜を堆積した後、このＳｉ
Ｏ2 膜の全面をエッチバックして、ゲート電極４の側壁
に側壁ゲート絶縁膜５を形成する。次いで加速電圧４０
ｋｅＶ，ドーズ量５×１０15ｃｍ-2の条件でＢＦ2 を注
入し、続いて、窒素雰囲気中で８５０℃，３０分の熱処
理を行なってｐ+ 型のソース・ドレイン拡散層６を形成
する。
【００１９】次に図２（ａ）に示す如く、ＣＶＤ法を用
いて、全面に厚さ８００ｎｍのＳｉＯ2 膜７を堆積した
後、ソース・ドレイン拡散層６と後工程で形成するソー
ス・ドレイン電極９とのコンタクトを取るためのコンタ
クトホールを形成する。次いで加速電圧２０ｋｅＶ，ド
ーズ量３×１０16ｃｍ2 の条件でＧｅ+ のイオン注入を
行なう。この後、Ａｒ雰囲気中で６００℃，１時間の熱
処理を行ない、コンタクトホール低部のＳｉ基板１に注
入されたＧｅとＳｉとを結合させる。このようなイオン
注入工程，熱処理工程により、コンタクトホール低部の
Ｓｉ基板１の表面で、Ｓｉ0.8 Ｇｅ0.2 となるＳｉ−Ｇ
ｅ混晶層８を形成できる。
いて、全面に厚さ８００ｎｍのＳｉＯ2 膜７を堆積した
後、ソース・ドレイン拡散層６と後工程で形成するソー
ス・ドレイン電極９とのコンタクトを取るためのコンタ
クトホールを形成する。次いで加速電圧２０ｋｅＶ，ド
ーズ量３×１０16ｃｍ2 の条件でＧｅ+ のイオン注入を
行なう。この後、Ａｒ雰囲気中で６００℃，１時間の熱
処理を行ない、コンタクトホール低部のＳｉ基板１に注
入されたＧｅとＳｉとを結合させる。このようなイオン
注入工程，熱処理工程により、コンタクトホール低部の
Ｓｉ基板１の表面で、Ｓｉ0.8 Ｇｅ0.2 となるＳｉ−Ｇ
ｅ混晶層８を形成できる。
【００２０】次に図２（ｂ）に示す如く、Ｓｉ−Ｇｅ混
晶層８及びその下のソース・ドレイン拡散層６の不純物
活性化率を十分に高くするために、Ａｒ雰囲気中で１０
００℃，１０秒の熱処理を行なう。次いで、電極材料と
して厚さ８００ｎｍのＡｌ合金膜を全面に堆積する。最
後に、このＡｌ合金膜をパターニングしてソース・ドレ
イン電極９を形成してＭＯＳトランジスタが完成する。
晶層８及びその下のソース・ドレイン拡散層６の不純物
活性化率を十分に高くするために、Ａｒ雰囲気中で１０
００℃，１０秒の熱処理を行なう。次いで、電極材料と
して厚さ８００ｎｍのＡｌ合金膜を全面に堆積する。最
後に、このＡｌ合金膜をパターニングしてソース・ドレ
イン電極９を形成してＭＯＳトランジスタが完成する。
【００２１】図３は、上記方法で得られたＭＯＳトラン
ジスタのコンタクトホールにおけるソース・ドレイン拡
散層６，Ｓｉ−Ｇｅ混晶層８，ソース・ドレイン電極９
のエネルギーバンド図であり、図４は、従来方法で得ら
れたＭＯＳトランジスタ、つまり、ソース・ドレイン拡
散層とソース・ドレイン電極との間にＳｉ−Ｇｅ混晶層
が設けられてないＭＯＳトランジスタのそれである。な
お、図中、φB は、ソース・ドレイン電極のフェルミ準
位と、このソース・ドレイン電極と接触した混晶層又は
ソース・ドレイン拡散層の価電子帯端のエネルギー準位
とのエネルギー準位差である。
ジスタのコンタクトホールにおけるソース・ドレイン拡
散層６，Ｓｉ−Ｇｅ混晶層８，ソース・ドレイン電極９
のエネルギーバンド図であり、図４は、従来方法で得ら
れたＭＯＳトランジスタ、つまり、ソース・ドレイン拡
散層とソース・ドレイン電極との間にＳｉ−Ｇｅ混晶層
が設けられてないＭＯＳトランジスタのそれである。な
お、図中、φB は、ソース・ドレイン電極のフェルミ準
位と、このソース・ドレイン電極と接触した混晶層又は
ソース・ドレイン拡散層の価電子帯端のエネルギー準位
とのエネルギー準位差である。
【００２２】これらの図から、本実施例のＭＯＳトラン
ジスタのエネルギー準位差φB の方が、従来のそれより
小さいことが分かる。これは、本実施例のＭＯＳトラン
ジスタでは、Ｓｉ−Ｇｅ混晶層８の影響により、価電子
帯の最小準位のエネルギレベルが高準位側にシフトした
からである。なお、上述したように、Ｓｉ−Ｇｅ混晶層
８とソース・ドレイン電極９との界面における、Ｓｉ−
Ｇｅ混晶層８のＳｉとＧｅとの比は４：１である。一
方、不純物濃度が高い半導体と金属とのコンタクト抵抗
Ｒc は、エネルギー準位差φB を用いて次式のように表
わせられる。 Ｒc ＝αｅｘｐ（ＡφB ／1/2 Ｎd ） ここで、αは比例係数，Ｎd はホールの界面濃度，Ａは
定数である。上式から、エネルギー準位差φB が小さい
ほど、コンタクト抵抗Ｒc が小さくなることが分かる。
ジスタのエネルギー準位差φB の方が、従来のそれより
小さいことが分かる。これは、本実施例のＭＯＳトラン
ジスタでは、Ｓｉ−Ｇｅ混晶層８の影響により、価電子
帯の最小準位のエネルギレベルが高準位側にシフトした
からである。なお、上述したように、Ｓｉ−Ｇｅ混晶層
８とソース・ドレイン電極９との界面における、Ｓｉ−
Ｇｅ混晶層８のＳｉとＧｅとの比は４：１である。一
方、不純物濃度が高い半導体と金属とのコンタクト抵抗
Ｒc は、エネルギー準位差φB を用いて次式のように表
わせられる。 Ｒc ＝αｅｘｐ（ＡφB ／1/2 Ｎd ） ここで、αは比例係数，Ｎd はホールの界面濃度，Ａは
定数である。上式から、エネルギー準位差φB が小さい
ほど、コンタクト抵抗Ｒc が小さくなることが分かる。
【００２３】したがって、本実施例のＭＯＳトランジス
タの方が、従来のそれより、コンタクト抵抗を小さくで
きるので、微細化により、ソース・ドレイン拡散層の面
積が小さくなっても、コンタクト抵抗の増大による動作
遅延は生じない。
タの方が、従来のそれより、コンタクト抵抗を小さくで
きるので、微細化により、ソース・ドレイン拡散層の面
積が小さくなっても、コンタクト抵抗の増大による動作
遅延は生じない。
【００２４】また、本実施例では、イオン注入法を用い
てＳｉ−Ｇｅ混晶層８を形成するので、基板表面に近い
ほどＧｅ濃度が高くなり、この結果、Ｓｉ−Ｇｅ混晶層
８及びソース・ドレイン電極の伝導帯のエネルギー準位
は、図３に示したように滑らかに変化する。
てＳｉ−Ｇｅ混晶層８を形成するので、基板表面に近い
ほどＧｅ濃度が高くなり、この結果、Ｓｉ−Ｇｅ混晶層
８及びソース・ドレイン電極の伝導帯のエネルギー準位
は、図３に示したように滑らかに変化する。
【００２５】かくして本実施例によれば、エネルギー準
位差φB を小さくできるので、コンタクト抵抗の増大を
防止でき、もって、微細化を行なっても動作遅延の起き
ないＭＯＳトランジスタを得ることができる。なお、本
実施例では、コンタクトホールを完全に塞いでいない
が、Ｗ等の金属で完全に塞いでも良い。
位差φB を小さくできるので、コンタクト抵抗の増大を
防止でき、もって、微細化を行なっても動作遅延の起き
ないＭＯＳトランジスタを得ることができる。なお、本
実施例では、コンタクトホールを完全に塞いでいない
が、Ｗ等の金属で完全に塞いでも良い。
【００２６】図６は、本発明の第２の実施例に係わるＭ
ＯＳトランジスタの断面図である。本実施例のＭＯＳト
ランジスタが先の実施例のそれと異なる点は、ＣＶＤ法
を用いてＳｉ−Ｇｅ混晶層を形成したことにある。
ＯＳトランジスタの断面図である。本実施例のＭＯＳト
ランジスタが先の実施例のそれと異なる点は、ＣＶＤ法
を用いてＳｉ−Ｇｅ混晶層を形成したことにある。
【００２７】即ち、先の実施例と同様な方法で、素子分
離用酸化膜１２で囲まれたシリコン基板１１の素子形成
領域に、ゲート酸化膜１３，ゲート電極１４，側壁ゲー
ト絶縁膜１５を形成した後、加速電圧４０ｋｅＶ，ドー
ズ量５×１０15ｃｍ-2の条件でＢＦ2 のイオン注入を行
なってｐ型のソース・ドレイン拡散層１６を形成する。
次に全面にＳｉＯ2 膜１７を堆積した後、このＳｉＯ2
膜１７にコンタクトホールを開口する。
離用酸化膜１２で囲まれたシリコン基板１１の素子形成
領域に、ゲート酸化膜１３，ゲート電極１４，側壁ゲー
ト絶縁膜１５を形成した後、加速電圧４０ｋｅＶ，ドー
ズ量５×１０15ｃｍ-2の条件でＢＦ2 のイオン注入を行
なってｐ型のソース・ドレイン拡散層１６を形成する。
次に全面にＳｉＯ2 膜１７を堆積した後、このＳｉＯ2
膜１７にコンタクトホールを開口する。
【００２８】次にＳｉＨ4 とＧｅＨ4 とＨ2 との混合ガ
スを使用した選択ＣＶＤ法により、コンタクトホール内
にＳｉ−Ｇｅ混晶層１８を所定の高さまで埋める。具体
的には、最初、混合ガスの全圧力を２７Ｐａ（ＳｉＨ4
分圧：６．５Ｐａ），基板温度を５５０℃に設定してＳ
ｉ−Ｇｅ混晶層１８を形成する。そして、徐々にＧｅＨ
4 分圧を高くし、最終的には１．３Ｐａとする。この
間、ＳｉＨ4 分圧，全圧力が、それぞれ６．５Ｐａ，２
７Ｐａと一定になるように、Ｈ2 分圧を減少させる。こ
のような条件でＣＶＤ法によりＳｉ−Ｇｅ混晶層１８を
形成した後、例えば、Ｂの２００ｋｅＶ，１×１０15ｃ
ｍ-2と３０ｋｅＶ，３×１０15ｃｍ-2のイオン注入を行
ない、続いて、この不純物にＡｒを用いた１０００℃，
約１０秒の活性化アニールを施する。最後に、Ａｌ合金
からなるソース・ドレイン電極１９を形成してＭＯＳト
ランジスタが完成する。
スを使用した選択ＣＶＤ法により、コンタクトホール内
にＳｉ−Ｇｅ混晶層１８を所定の高さまで埋める。具体
的には、最初、混合ガスの全圧力を２７Ｐａ（ＳｉＨ4
分圧：６．５Ｐａ），基板温度を５５０℃に設定してＳ
ｉ−Ｇｅ混晶層１８を形成する。そして、徐々にＧｅＨ
4 分圧を高くし、最終的には１．３Ｐａとする。この
間、ＳｉＨ4 分圧，全圧力が、それぞれ６．５Ｐａ，２
７Ｐａと一定になるように、Ｈ2 分圧を減少させる。こ
のような条件でＣＶＤ法によりＳｉ−Ｇｅ混晶層１８を
形成した後、例えば、Ｂの２００ｋｅＶ，１×１０15ｃ
ｍ-2と３０ｋｅＶ，３×１０15ｃｍ-2のイオン注入を行
ない、続いて、この不純物にＡｒを用いた１０００℃，
約１０秒の活性化アニールを施する。最後に、Ａｌ合金
からなるソース・ドレイン電極１９を形成してＭＯＳト
ランジスタが完成する。
【００２９】なお、ＳｉＨ4 分圧に対するＧｅＨ4 分圧
を常に一定にすれば、ＳｉとＧｅとの比が４：１と一定
のＳｉ−Ｇｅ混晶層を形成でき、この場合、図５に示す
ようなバンド構造、つまり、Ｓｉ−Ｇｅ混晶層１８とＳ
ｉ基板１との境界で伝導バンドが不連続なバンド構造が
得られる。
を常に一定にすれば、ＳｉとＧｅとの比が４：１と一定
のＳｉ−Ｇｅ混晶層を形成でき、この場合、図５に示す
ようなバンド構造、つまり、Ｓｉ−Ｇｅ混晶層１８とＳ
ｉ基板１との境界で伝導バンドが不連続なバンド構造が
得られる。
【００３０】以上述べた方法で得られたＭＯＳトランジ
スタでも、ソース・ドレイン電極１９がＳｉ−Ｇｅ混晶
層１８を介してソース・ドレイン拡散層１６に接続して
いるので、伝導帯端，価電子帯端の不連続，連続に関わ
らず、エネルギー準位差φBが小さくなり、コンタクト
抵抗が小さくなる。したがって、素子の微細化を行なっ
ても、動作速度を速く保つことができる。また、ＣＶＤ
法を用いてＳｉ−Ｇｅ混晶層１８を形成しているので、
イオン注入の場合のようにＳｉ基板１１にダメージが与
える恐れはない。
スタでも、ソース・ドレイン電極１９がＳｉ−Ｇｅ混晶
層１８を介してソース・ドレイン拡散層１６に接続して
いるので、伝導帯端，価電子帯端の不連続，連続に関わ
らず、エネルギー準位差φBが小さくなり、コンタクト
抵抗が小さくなる。したがって、素子の微細化を行なっ
ても、動作速度を速く保つことができる。また、ＣＶＤ
法を用いてＳｉ−Ｇｅ混晶層１８を形成しているので、
イオン注入の場合のようにＳｉ基板１１にダメージが与
える恐れはない。
【００３１】なお、本実施例では、コンタクトホールを
Ｓｉ−Ｇｅ混晶層１８で完全に埋めなかったが、図７に
示すように、コンタクトホールをＳｉ−Ｇｅ混晶層１８
で完全に埋めても同様な効果が得られる。
Ｓｉ−Ｇｅ混晶層１８で完全に埋めなかったが、図７に
示すように、コンタクトホールをＳｉ−Ｇｅ混晶層１８
で完全に埋めても同様な効果が得られる。
【００３２】また、選択ＣＶＤ法により、コンタクトホ
ール内にＳｉ−Ｇｅ混晶層１８を所定の高さまで堆積す
る代わりに、全面にＳｉ−Ｇｅに堆積した後、全面エッ
チバックを行なうことでコンタクトホール内にＳｉ−Ｇ
ｅ混晶層１８を形成しても良い。図８は、本発明の第３
の実施例に係わるＭＯＳトランジスタの製造工程断面図
である。
ール内にＳｉ−Ｇｅ混晶層１８を所定の高さまで堆積す
る代わりに、全面にＳｉ−Ｇｅに堆積した後、全面エッ
チバックを行なうことでコンタクトホール内にＳｉ−Ｇ
ｅ混晶層１８を形成しても良い。図８は、本発明の第３
の実施例に係わるＭＯＳトランジスタの製造工程断面図
である。
【００３３】先ず、第１の実施例と同様な方法を用い
て、図８（ａ）に示す如く、素子分離用酸化膜２２で囲
まれたシリコン基板２１の素子形成領域に、ゲート酸化
膜２３，ゲート電極２４，側壁ゲート絶縁膜２５，ｐ型
のソース・ドレイン拡散層２６を形成する。
て、図８（ａ）に示す如く、素子分離用酸化膜２２で囲
まれたシリコン基板２１の素子形成領域に、ゲート酸化
膜２３，ゲート電極２４，側壁ゲート絶縁膜２５，ｐ型
のソース・ドレイン拡散層２６を形成する。
【００３４】次に図８（ｂ）に示す如く、Ｇｅ+ イオン
を加速電圧２０ｋｅＶ，ドーズ量３×１０16ｃｍ-2の条
件で打込み、ゲート電極２４，ソース・ドレイン拡散層
２６の表面にＧｅを導入する。次いでＡｒ雰囲気中で、
６００℃，１時間の熱処理を用いてＧｅとＳｉとを結合
させ、Ｓｉ−Ｇｅ混晶層２８を形成する。この後、Ｓｉ
−Ｇｅ混晶層２８及びその下のソース・ドレイン拡散層
２６並びにゲート電極２４中の不純物の活性化率を上げ
るために、１０００℃，１０秒の熱処理をＡｒ雰囲気中
で行なう。
を加速電圧２０ｋｅＶ，ドーズ量３×１０16ｃｍ-2の条
件で打込み、ゲート電極２４，ソース・ドレイン拡散層
２６の表面にＧｅを導入する。次いでＡｒ雰囲気中で、
６００℃，１時間の熱処理を用いてＧｅとＳｉとを結合
させ、Ｓｉ−Ｇｅ混晶層２８を形成する。この後、Ｓｉ
−Ｇｅ混晶層２８及びその下のソース・ドレイン拡散層
２６並びにゲート電極２４中の不純物の活性化率を上げ
るために、１０００℃，１０秒の熱処理をＡｒ雰囲気中
で行なう。
【００３５】次に図８（ｃ）に示す如く、ＣＶＤ法を用
いて、全面に厚さ８００ｎｍのＳｉＯ2 膜２７を堆積し
た後、このＳｉＯ2 膜２７にコンタクトホールを開口す
る。最後に、全面に厚さ８００ｎｍのＡｌ合金膜を堆積
した後、これをパターニングしてソース・ドレイン電極
２９を形成してＭＯＳトランジスタが完成する。
いて、全面に厚さ８００ｎｍのＳｉＯ2 膜２７を堆積し
た後、このＳｉＯ2 膜２７にコンタクトホールを開口す
る。最後に、全面に厚さ８００ｎｍのＡｌ合金膜を堆積
した後、これをパターニングしてソース・ドレイン電極
２９を形成してＭＯＳトランジスタが完成する。
【００３６】以上述べた方法でも、Ｓｉ−Ｇｅ混晶層２
８を介してソース・ドレイン電極２９とソース・ドレイ
ン拡散層２６とが接続しているので、エネルギー準位差
φBが小さくなり、この結果、微細化を行なっても、コ
ンタクト抵抗による寄生抵抗を低く保つことができるの
で動作遅延は生じない。なお、本実施例では、コンタク
トホールが完全に塞がれていないが、Ｗ等の金属を充填
して完全に塞がれた構造としても良い。
８を介してソース・ドレイン電極２９とソース・ドレイ
ン拡散層２６とが接続しているので、エネルギー準位差
φBが小さくなり、この結果、微細化を行なっても、コ
ンタクト抵抗による寄生抵抗を低く保つことができるの
で動作遅延は生じない。なお、本実施例では、コンタク
トホールが完全に塞がれていないが、Ｗ等の金属を充填
して完全に塞がれた構造としても良い。
【００３７】図９は、本発明の第４の実施例に係わるＭ
ＯＳトランジスタの断面図である。本実施例のＭＯＳト
ランジスタが第３の実施例のそれと異なる点は、ＣＶＤ
法用いてＳｉ−Ｇｅ混晶層を形成したことにある。
ＯＳトランジスタの断面図である。本実施例のＭＯＳト
ランジスタが第３の実施例のそれと異なる点は、ＣＶＤ
法用いてＳｉ−Ｇｅ混晶層を形成したことにある。
【００３８】即ち、素子分離用酸化膜３２で囲まれたシ
リコン基板３１の素子形成領域に、ゲート酸化膜３３，
ゲート電極３４，側壁ゲート絶縁膜３５，ｐ型のソース
・ドレイン拡散層３６を形成した後、選択ＣＶＤ法を用
いてソース・ドレイン拡散層３６上にＳｉ−Ｇｅ混晶層
３８を例えば５０ｎｍの厚さに選択的に形成する。この
後、先の実施例と同様なＳｉＯ2 膜３７の堆積工程、コ
ンタクトホールの開口工程、ソース・ドレイン電極３９
の形成工程を経てＭＯＳトランジスタが完成する。な
お、ソース・ドレイン拡散層３６上のＳｉ−Ｇｅ混晶層
３８への不純物導入は、例えば、加速電圧４０ｋｅＶ，
ドーズ量１×１０16ｃｍ-2程度の条件でＢのイオン注入
を行なった後、１０００℃，１０秒の活性化アニールを
行なえば良い。
リコン基板３１の素子形成領域に、ゲート酸化膜３３，
ゲート電極３４，側壁ゲート絶縁膜３５，ｐ型のソース
・ドレイン拡散層３６を形成した後、選択ＣＶＤ法を用
いてソース・ドレイン拡散層３６上にＳｉ−Ｇｅ混晶層
３８を例えば５０ｎｍの厚さに選択的に形成する。この
後、先の実施例と同様なＳｉＯ2 膜３７の堆積工程、コ
ンタクトホールの開口工程、ソース・ドレイン電極３９
の形成工程を経てＭＯＳトランジスタが完成する。な
お、ソース・ドレイン拡散層３６上のＳｉ−Ｇｅ混晶層
３８への不純物導入は、例えば、加速電圧４０ｋｅＶ，
ドーズ量１×１０16ｃｍ-2程度の条件でＢのイオン注入
を行なった後、１０００℃，１０秒の活性化アニールを
行なえば良い。
【００３９】このような方法で得られたＭＯＳトランジ
スタでも先の実施例と同様な効果が得られる。なお、本
実施例の場合も、Ｗ等の金属でコンタクトホールを塞い
でも良い。図１０は、本発明の第５の実施例に係わるＭ
ＯＳトランジスタの断面図である。
スタでも先の実施例と同様な効果が得られる。なお、本
実施例の場合も、Ｗ等の金属でコンタクトホールを塞い
でも良い。図１０は、本発明の第５の実施例に係わるＭ
ＯＳトランジスタの断面図である。
【００４０】これを製造工程に従い説明すると、まず、
素子分離用酸化膜４２で区分されたシリコン基板４１の
素子形成領域に、ゲート酸化膜４３，ゲート電極４４，
側壁ゲート絶縁膜４５を形成する。
素子分離用酸化膜４２で区分されたシリコン基板４１の
素子形成領域に、ゲート酸化膜４３，ゲート電極４４，
側壁ゲート絶縁膜４５を形成する。
【００４１】次にＢのイオン注入を行なってｐ型のソー
ス・ドレイン拡散層４６を形成し、引き続き、Ｇｅのイ
オン注入を行なってＳｉ−Ｇｅ混晶層４８を形成する。
この後、ソース・ドレイン拡散層４６のＢの活性化のた
めに、第３の実施例と同様に１０００℃，１０秒の熱処
理をＡｒ雰囲気中で行なう。
ス・ドレイン拡散層４６を形成し、引き続き、Ｇｅのイ
オン注入を行なってＳｉ−Ｇｅ混晶層４８を形成する。
この後、ソース・ドレイン拡散層４６のＢの活性化のた
めに、第３の実施例と同様に１０００℃，１０秒の熱処
理をＡｒ雰囲気中で行なう。
【００４２】次にＳｉＨ4 とＴｉＣｌ4 との混合ガスを
使用し、基板温度を７５０℃に設定した選択ＣＶＤ法に
より、ソース・ドレイン拡散層４６上にチタンシリサイ
ド（ＴｉＳｉ2 ）４０を選択的に形成する。
使用し、基板温度を７５０℃に設定した選択ＣＶＤ法に
より、ソース・ドレイン拡散層４６上にチタンシリサイ
ド（ＴｉＳｉ2 ）４０を選択的に形成する。
【００４３】次にＣＶＤ法を用いてＳｉＯ2 膜４７を全
面に堆積した後、このＳｉＯ2 膜４７にコンタクトホー
ルを開口しする。最後に、Ａｌ合金膜を全面に堆積し、
これをパターニングしてソース・ドレイン電極４９を形
成してＭＯＳトランジスタが完成する。
面に堆積した後、このＳｉＯ2 膜４７にコンタクトホー
ルを開口しする。最後に、Ａｌ合金膜を全面に堆積し、
これをパターニングしてソース・ドレイン電極４９を形
成してＭＯＳトランジスタが完成する。
【００４４】以上述べた方法によれば、Ｓｉ−Ｇｅ混晶
層４８とソース・ドレイン電極４９との間にＴｉＳｉ2
膜４０を設けたので、コンタクト抵抗をよりいっそう小
さくできる。
層４８とソース・ドレイン電極４９との間にＴｉＳｉ2
膜４０を設けたので、コンタクト抵抗をよりいっそう小
さくできる。
【００４５】なお、本実施例では、Ｇｅのイオン注入法
を用いてＳｉ−Ｇｅ混晶層４８を形成したが、図１１に
示すように、選択ＣＶＤ法を用いてＳｉ−Ｇｅ混晶層４
８ａを形成しても良い。また、Ｗなどの金属でコンタク
トホールを完全に塞いでも良い。図１２は、本発明の第
６の実施例に係わるＭＯＳトランジスタの製造工程断面
図である。
を用いてＳｉ−Ｇｅ混晶層４８を形成したが、図１１に
示すように、選択ＣＶＤ法を用いてＳｉ−Ｇｅ混晶層４
８ａを形成しても良い。また、Ｗなどの金属でコンタク
トホールを完全に塞いでも良い。図１２は、本発明の第
６の実施例に係わるＭＯＳトランジスタの製造工程断面
図である。
【００４６】まず、図１２（ａ）に示す如く、ｎ型のＳ
ｉ基板５１上に素子分離用ＳｉＯ2膜５２を形成する。
次いでＧｅイオンを加速電圧１００ｋｅＶ，ドーズ量３
×１０16ｃｍ-2の条件でＳｉ基板５１に打込み、続い
て、Ａｒ雰囲気中で６００℃，１時間のアニールを行な
う。この結果、基板表面付近にＳｉ−Ｇｅ混晶層５８が
形成され、その上にＳｉ層５０が形成される。次いでこ
のＳｉ層５０を熱酸化して厚さ８ｎｍのゲート酸化膜５
３を形成した後、全面にゲート電極５６となる多結晶シ
リコン膜を堆積し、続いて、これをフォトリソグラフィ
を用いてパターニングしてゲート電極５６を形成する。
この後、ＳｉＯ2 膜を全面に堆積し、これにエッチバッ
クを施して側壁ゲート絶縁膜５５を形成する。
ｉ基板５１上に素子分離用ＳｉＯ2膜５２を形成する。
次いでＧｅイオンを加速電圧１００ｋｅＶ，ドーズ量３
×１０16ｃｍ-2の条件でＳｉ基板５１に打込み、続い
て、Ａｒ雰囲気中で６００℃，１時間のアニールを行な
う。この結果、基板表面付近にＳｉ−Ｇｅ混晶層５８が
形成され、その上にＳｉ層５０が形成される。次いでこ
のＳｉ層５０を熱酸化して厚さ８ｎｍのゲート酸化膜５
３を形成した後、全面にゲート電極５６となる多結晶シ
リコン膜を堆積し、続いて、これをフォトリソグラフィ
を用いてパターニングしてゲート電極５６を形成する。
この後、ＳｉＯ2 膜を全面に堆積し、これにエッチバッ
クを施して側壁ゲート絶縁膜５５を形成する。
【００４７】次に図１２（ｂ）に示す如く、ＢＦ2 イオ
ンを加速電圧４０ｋｅＶ，ドーズ量５×１０15ｃｍ-2の
条件で打ち込んだ後、窒素雰囲気中で８５０℃，３０分
のアニールを行ない、ｐ型のソース・ドレイン拡散層５
６を形成する。
ンを加速電圧４０ｋｅＶ，ドーズ量５×１０15ｃｍ-2の
条件で打ち込んだ後、窒素雰囲気中で８５０℃，３０分
のアニールを行ない、ｐ型のソース・ドレイン拡散層５
６を形成する。
【００４８】次に図１２（ｃ）に示す如く、ＣＶＤ法を
用いて、全面に厚さ８００ｎｍのＳｉＯ2 膜５７を堆積
した後、ＳｉＯ2 膜５７，その下のＳｉ層５０に順次エ
ッチングを施し、Ｓｉ−Ｇｅ混晶層５８が露出するよう
にコンタクトホールを形成する。最後に、全面にＡｌ合
金膜を堆積し、これをパターニングしてソース・ドレイ
ン電極５９を形成してＭＯＳトランジスタが完成する。
用いて、全面に厚さ８００ｎｍのＳｉＯ2 膜５７を堆積
した後、ＳｉＯ2 膜５７，その下のＳｉ層５０に順次エ
ッチングを施し、Ｓｉ−Ｇｅ混晶層５８が露出するよう
にコンタクトホールを形成する。最後に、全面にＡｌ合
金膜を堆積し、これをパターニングしてソース・ドレイ
ン電極５９を形成してＭＯＳトランジスタが完成する。
【００４９】以上述べた方法でも、先に説明したＭＯＳ
トランジスタと同様にＳｉ−Ｇｅ混晶層５８によりエネ
ルギー準位差φB が小さくなるので、コンタクト抵抗の
低減が図れる。
トランジスタと同様にＳｉ−Ｇｅ混晶層５８によりエネ
ルギー準位差φB が小さくなるので、コンタクト抵抗の
低減が図れる。
【００５０】なお、イオン注入の代わりに選択ＣＶＤ法
を用いてもＳｉ−Ｇｅ混晶層５８を形成できる。即ち、
素子分離用ＳｉＯ2 膜５２を形成した後、選択ＣＶＤ法
を用いて、素子形成領域のＳｉ基板５１の表面に、Ｓｉ
−Ｇｅ混晶層５８を堆積し、この後、再び選択ＣＶＤ法
を用いて、Ｓｉ−Ｇｅ混晶層５８上にＳｉ層５０を堆積
すれば良い。また、コンタクトホールをＷ等の金属で埋
込こんでも良い。
を用いてもＳｉ−Ｇｅ混晶層５８を形成できる。即ち、
素子分離用ＳｉＯ2 膜５２を形成した後、選択ＣＶＤ法
を用いて、素子形成領域のＳｉ基板５１の表面に、Ｓｉ
−Ｇｅ混晶層５８を堆積し、この後、再び選択ＣＶＤ法
を用いて、Ｓｉ−Ｇｅ混晶層５８上にＳｉ層５０を堆積
すれば良い。また、コンタクトホールをＷ等の金属で埋
込こんでも良い。
【００５１】図１３は、本発明の第７の実施例に係わる
ＭＯＳトランジスタの断面図である。なお、図１２のＭ
ＯＳトランジスタと対応する部分には図１２と同一符号
を付してあり、詳細な説明は省略する。本実施例のＭＯ
Ｓトランジスタが第６の実施例のそれと異なる点は、Ｓ
ｉ−Ｇｅ混晶層５８上にシリサイドを形成したことにあ
る。
ＭＯＳトランジスタの断面図である。なお、図１２のＭ
ＯＳトランジスタと対応する部分には図１２と同一符号
を付してあり、詳細な説明は省略する。本実施例のＭＯ
Ｓトランジスタが第６の実施例のそれと異なる点は、Ｓ
ｉ−Ｇｅ混晶層５８上にシリサイドを形成したことにあ
る。
【００５２】即ち、ソース・ドレイン拡散層５６を形成
した後、全面にＴｉ膜を堆積し、続いて、窒素雰囲気中
で７００℃，３０秒間のアニールを行なう。この結果、
Ｔｉ膜と接触していたＳｉ層５０は全てＴｉＳｉ2 膜６
０に変わる。この後、未反応のＴｉ膜や、ＴｉＮ膜を除
去する。この後の工程は先の実施例と同様である。以上
の工程により、ゲート電極５４，ソース・ドレイン拡散
層５６上にＴｉＳｉ2膜６０に残った構造のＭＯＳトラ
ンジスタが得られる。
した後、全面にＴｉ膜を堆積し、続いて、窒素雰囲気中
で７００℃，３０秒間のアニールを行なう。この結果、
Ｔｉ膜と接触していたＳｉ層５０は全てＴｉＳｉ2 膜６
０に変わる。この後、未反応のＴｉ膜や、ＴｉＮ膜を除
去する。この後の工程は先の実施例と同様である。以上
の工程により、ゲート電極５４，ソース・ドレイン拡散
層５６上にＴｉＳｉ2膜６０に残った構造のＭＯＳトラ
ンジスタが得られる。
【００５３】このようにして得られたＭＯＳトランジス
タでは、Ｓｉ−Ｇｅ混晶層５８とソース・ドレイン電極
５９との間にＴｉＳｉ2 膜５０が形成されているので、
コンタクト抵抗をよりいっそう小さくなる。なお、コン
タクトホールがＷ等の金属で完全に埋込んで良い。
タでは、Ｓｉ−Ｇｅ混晶層５８とソース・ドレイン電極
５９との間にＴｉＳｉ2 膜５０が形成されているので、
コンタクト抵抗をよりいっそう小さくなる。なお、コン
タクトホールがＷ等の金属で完全に埋込んで良い。
【００５４】なお、本発明は上述した実施例に限定され
るものではない。例えば、図７のＭＯＳトランジスタで
は、Ｓｉ−Ｇｅの全面堆積と、エッチバックとにより、
コンタクトホールをＳｉ−Ｇｅ混晶層で完全に埋めた
が、選択ＣＶＤ法によりコンタクトホールの埋込みを行
なっても良い。また、第５，第７の実施例では，シリサ
イドとしてＴｉＳｉ2 を用いたが他のシリサイドを用い
ても良い。
るものではない。例えば、図７のＭＯＳトランジスタで
は、Ｓｉ−Ｇｅの全面堆積と、エッチバックとにより、
コンタクトホールをＳｉ−Ｇｅ混晶層で完全に埋めた
が、選択ＣＶＤ法によりコンタクトホールの埋込みを行
なっても良い。また、第５，第７の実施例では，シリサ
イドとしてＴｉＳｉ2 を用いたが他のシリサイドを用い
ても良い。
【００５５】また、上記実施例では、ｐチャネルのＭＯ
Ｓトランジスタの場合について説明したが、本発明は、
ｎチャネルのＭＯＳトランジスタや，ＭＯＳトランジス
タ以外のシリコンを用いたＭＩＳトランジスタ、更に、
ＣＭＯＳトランジスタにも同様に適用できる。
Ｓトランジスタの場合について説明したが、本発明は、
ｎチャネルのＭＯＳトランジスタや，ＭＯＳトランジス
タ以外のシリコンを用いたＭＩＳトランジスタ、更に、
ＣＭＯＳトランジスタにも同様に適用できる。
【００５６】また、上記実施例では、Ｓｉ−Ｇｅの混晶
層を用いたが、Ｓｉと他の元素との混晶層、例えば、Ｓ
ｉとＧｅ以外のＩＶ族元素との混晶層を用いても良い。
要はエネルギー準位差φB が小さくなれば良い。その
他、本発明の要旨を逸脱しない範囲で、種々変形して実
施できる。
層を用いたが、Ｓｉと他の元素との混晶層、例えば、Ｓ
ｉとＧｅ以外のＩＶ族元素との混晶層を用いても良い。
要はエネルギー準位差φB が小さくなれば良い。その
他、本発明の要旨を逸脱しない範囲で、種々変形して実
施できる。
【００５７】
【発明の効果】以上詳述したように本発明によれば、素
子の微細化が進み、ソース・ドレイン電極とソース・ド
レイン拡散層との接触面積が小さくなっても、コンタク
ト抵抗の増大を防止し得る半導体装置を得ることができ
る。
子の微細化が進み、ソース・ドレイン電極とソース・ド
レイン拡散層との接触面積が小さくなっても、コンタク
ト抵抗の増大を防止し得る半導体装置を得ることができ
る。
【図１】本発明の第１の実施例に係わるＭＯＳトランジ
スタの製造工程断面図。
スタの製造工程断面図。
【図２】本発明の第１の実施例に係わるＭＯＳトランジ
スタの製造工程断面図。
スタの製造工程断面図。
【図３】図２のＭＯＳトランジスタのコンタクトホール
部のエネルギーバンド図。
部のエネルギーバンド図。
【図４】従来法のＭＯＳトランジスタのコンタクトホー
ル部のエネルギーバンド図。
ル部のエネルギーバンド図。
【図５】図６のＭＯＳトランジスタのコンタクトホール
部のエネルギーバンド図。
部のエネルギーバンド図。
【図６】本発明の第２の実施例に係わるＭＯＳトランジ
スタの断面図。
スタの断面図。
【図７】コンタクトホールがＳｉ−Ｇｅ混晶層で埋めら
れたＭＯＳトランジスタの断面図。
れたＭＯＳトランジスタの断面図。
【図８】本発明の第３の実施例に係わるＭＯＳトランジ
スタの製造工程断面図。
スタの製造工程断面図。
【図９】本発明の第４の実施例に係わるＭＯＳトランジ
スタの断面図。
スタの断面図。
【図１０】本発明の第５の実施例に係わるＭＯＳトラン
ジスタの断面図。
ジスタの断面図。
【図１１】選択ＣＶＤ法を用いてＳｉ−Ｇｅ混晶層を形
成した場合のＭＯＳトランジスタの断面図。
成した場合のＭＯＳトランジスタの断面図。
【図１２】本発明の第６の実施例に係わるＭＯＳトラン
ジスタの製造工程断面図。
ジスタの製造工程断面図。
【図１３】本発明の第７の実施例に係わるＭＯＳトラン
ジスタの断面図。
ジスタの断面図。
【図１４】従来のＭＯＳトランジスタの断面図。
１，１１，２１，３１，４１，５１…Ｓｉ基板 ２，１２，２２，３２，４２，５２…素子分離用酸化膜 ３，１３，２３，３３，４３，５３…ゲート酸化膜 ４，１４，２４，３４，４４，５４…ゲート電極 ５，１５，２５，３５，４５，５５…側壁ゲート絶縁膜 ６，１６，２６，３６，４６，５６…ソース・ドレイン
拡散層 ７，１７，２７，３７，４７，５７…ＳｉＯ2 膜 ８，１８，２８，３８，４８，５８…Ｓｉ−Ｇｅ混晶層 ９，１９，２９，３９，４９，５９…ソース・ドレイン
電極 ４０，６０…チタンシリサイド（ＴｉＳｉ2 ） ５０…Ｓｉ層
拡散層 ７，１７，２７，３７，４７，５７…ＳｉＯ2 膜 ８，１８，２８，３８，４８，５８…Ｓｉ−Ｇｅ混晶層 ９，１９，２９，３９，４９，５９…ソース・ドレイン
電極 ４０，６０…チタンシリサイド（ＴｉＳｉ2 ） ５０…Ｓｉ層
Claims (2)
- 【請求項１】シリコン基板の表面に形成されたソース・
ドレイン拡散層と、 このソース・ドレイン拡散層上に形成されたソース・ド
レイン電極と、 このソース・ドレイン電極と前記ソース・ドレイン拡散
層との間に設けられたシリコンと所定の元素とからなる
混晶層とを具備してなり、 前記所定の元素として、前記混晶層の価電子帯端のエネ
ルギー準位と前記ソース・ドレイン電極のフェルミ準位
との差が、前記ソース・ドレイン拡散層の価電子帯端の
エネルギー準位と前記ソース・ドレイン電極のフェルミ
準位との差より小さくなる元素を選んだことを特徴とす
る半導体装置。 - 【請求項２】シリコン基板の表面にソース・ドレイン拡
散層を形成する工程と、 ＣＶＤ法を用いて前記ソース・ドレイン拡散層上にシリ
コンと所定の元素とからなる混晶層を形成する工程と、 この混晶層上にソース・ドレイン電極を形成する工程と
を具備してなり、 前記所定の元素として、前記混晶層の価電子帯端のエネ
ルギー準位と前記ソース・ドレイン電極のフェルミ準位
との差が、前記ソース・ドレイン拡散層の価電子帯端の
エネルギー準位と前記ソース・ドレイン電極のフェルミ
準位との差より小さくなる元素を選んだことを特徴とす
る半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34563091A JPH05183160A (ja) | 1991-12-26 | 1991-12-26 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34563091A JPH05183160A (ja) | 1991-12-26 | 1991-12-26 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05183160A true JPH05183160A (ja) | 1993-07-23 |
Family
ID=18377907
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP34563091A Pending JPH05183160A (ja) | 1991-12-26 | 1991-12-26 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05183160A (ja) |
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07169958A (ja) * | 1993-12-16 | 1995-07-04 | Nec Corp | 半導体装置およびその製造方法 |
| JPH0997899A (ja) * | 1995-09-29 | 1997-04-08 | Nec Corp | 半導体装置およびその製造方法 |
| JPH09134890A (ja) * | 1995-11-10 | 1997-05-20 | Nec Corp | 半導体装置の製造方法 |
| US6744104B1 (en) | 1998-11-17 | 2004-06-01 | Kabushiki Kaisha Toshiba | Semiconductor integrated circuit including insulated gate field effect transistor and method of manufacturing the same |
| JP2006501685A (ja) * | 2002-09-30 | 2006-01-12 | アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド | ニッケルゲルマノシリサイド化したゲートを組み込んだｍｏｓｆｅｔおよびこれらのｍｏｓｆｅｔを形成する方法 |
| JP2008028324A (ja) * | 2006-07-25 | 2008-02-07 | Elpida Memory Inc | 半導体装置及びその製造方法 |
| JP2014501452A (ja) * | 2010-12-21 | 2014-01-20 | インテル・コーポレーション | トレンチを介した選択的ゲルマニウムｐコンタクトメタライゼーション |
| JP2014506399A (ja) * | 2010-12-30 | 2014-03-13 | インテル コーポレイション | ソースおよびドレインの中のｉｉｉ−ｖ半導体中間層を使用することにより、ｎチャネル・トランジスタの接触抵抗を低減する方法 |
| WO2019093206A1 (ja) * | 2017-11-09 | 2019-05-16 | 国立研究開発法人産業技術総合研究所 | 半導体装置及びその製造方法 |
| US10700178B2 (en) | 2010-12-21 | 2020-06-30 | Intel Corporation | Contact resistance reduction employing germanium overlayer pre-contact metalization |
-
1991
- 1991-12-26 JP JP34563091A patent/JPH05183160A/ja active Pending
Cited By (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07169958A (ja) * | 1993-12-16 | 1995-07-04 | Nec Corp | 半導体装置およびその製造方法 |
| JPH0997899A (ja) * | 1995-09-29 | 1997-04-08 | Nec Corp | 半導体装置およびその製造方法 |
| JPH09134890A (ja) * | 1995-11-10 | 1997-05-20 | Nec Corp | 半導体装置の製造方法 |
| US6744104B1 (en) | 1998-11-17 | 2004-06-01 | Kabushiki Kaisha Toshiba | Semiconductor integrated circuit including insulated gate field effect transistor and method of manufacturing the same |
| JP2006501685A (ja) * | 2002-09-30 | 2006-01-12 | アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド | ニッケルゲルマノシリサイド化したゲートを組み込んだｍｏｓｆｅｔおよびこれらのｍｏｓｆｅｔを形成する方法 |
| US7795689B2 (en) | 2006-07-25 | 2010-09-14 | Elpida Memory, Inc. | Semiconductor device including a germanium silicide film on a selective epitaxial layer |
| JP2008028324A (ja) * | 2006-07-25 | 2008-02-07 | Elpida Memory Inc | 半導体装置及びその製造方法 |
| JP2014501452A (ja) * | 2010-12-21 | 2014-01-20 | インテル・コーポレーション | トレンチを介した選択的ゲルマニウムｐコンタクトメタライゼーション |
| JP2014507792A (ja) * | 2010-12-21 | 2014-03-27 | インテル コーポレイション | ゲルマニウム・オーバーレイヤ・プリコンタクト・メタライゼーションを利用したコンタクト抵抗低減 |
| US10700178B2 (en) | 2010-12-21 | 2020-06-30 | Intel Corporation | Contact resistance reduction employing germanium overlayer pre-contact metalization |
| US11251281B2 (en) | 2010-12-21 | 2022-02-15 | Intel Corporation | Contact resistance reduction employing germanium overlayer pre-contact metalization |
| JP2014506399A (ja) * | 2010-12-30 | 2014-03-13 | インテル コーポレイション | ソースおよびドレインの中のｉｉｉ−ｖ半導体中間層を使用することにより、ｎチャネル・トランジスタの接触抵抗を低減する方法 |
| WO2019093206A1 (ja) * | 2017-11-09 | 2019-05-16 | 国立研究開発法人産業技術総合研究所 | 半導体装置及びその製造方法 |
| JPWO2019093206A1 (ja) * | 2017-11-09 | 2020-12-17 | 国立研究開発法人産業技術総合研究所 | 半導体装置及びその製造方法 |
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