JPS5939905B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS5939905B2 JPS5939905B2 JP53164813A JP16481378A JPS5939905B2 JP S5939905 B2 JPS5939905 B2 JP S5939905B2 JP 53164813 A JP53164813 A JP 53164813A JP 16481378 A JP16481378 A JP 16481378A JP S5939905 B2 JPS5939905 B2 JP S5939905B2
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- JP
- Japan
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- forming
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- effect transistor
- bipolar transistor
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/40—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00 with at least one component covered by groups H10D10/00 or H10D18/00, e.g. integration of IGFETs with BJTs
- H10D84/401—Combinations of FETs or IGBTs with BJTs
Landscapes
- Bipolar Transistors (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】
本発明は半導体装置の製造方法に関し、特に同一半導体
基板上にバイポーラトランジスタとＭＯＳ電界効果トラ
ンジスタを形成する方法に関する。
基板上にバイポーラトランジスタとＭＯＳ電界効果トラ
ンジスタを形成する方法に関する。
通常、バイポーラトランジスタはコレクタ領域にベース
領域及びエミッタ領域を熱拡散等で不純物を拡散して形
成される。
領域及びエミッタ領域を熱拡散等で不純物を拡散して形
成される。
一方ＭＯＳ電界効果トランジスタはソースドレイン及び
チャネルとなる領域の上に膜厚を制御された酸化膜を形
成し更にゲート電極をそなえる。従来この２種類のトラ
ンジスタを同一半導体基板上に形成する方法として、バ
イポーラトランジスタのエミッタを形成後、ＭＯＳ型電
界効果トランジスタのゲート酸化膜を形成していた。
チャネルとなる領域の上に膜厚を制御された酸化膜を形
成し更にゲート電極をそなえる。従来この２種類のトラ
ンジスタを同一半導体基板上に形成する方法として、バ
イポーラトランジスタのエミッタを形成後、ＭＯＳ型電
界効果トランジスタのゲート酸化膜を形成していた。
即ち、上記の半導体装置の製造工程においては、たとえ
ばＰ型半導体基板上にＮ型エピタ・キシヤル層を形成し
、分離拡散を行つて各素子領域に分離する。
ばＰ型半導体基板上にＮ型エピタ・キシヤル層を形成し
、分離拡散を行つて各素子領域に分離する。
次に該エピタキシャル層にＰ型不純物の導入を行つてベ
ース領域を形成し、更に該ベース領域にＮ型不純物の導
入を行つてエミッタ領域を形成することによりＮＰＮ型
バイポーラトランジスタが得られる。一方、ＭＯＳ電界
効果トランジスタにあつては、Ｐチャネル型の場合にソ
ース、ドレン領域は前記バイポーラトランジスタのＰ型
ベース領域と同時に形成し、そのゲート酸化膜はエミッ
タ領域形成後前記ソース、ドレイン領域間の基板表面の
酸化膜を除去し、再度５００〜２０００＾の薄い酸化膜
を熱酸化法によつて形成していた。
ース領域を形成し、更に該ベース領域にＮ型不純物の導
入を行つてエミッタ領域を形成することによりＮＰＮ型
バイポーラトランジスタが得られる。一方、ＭＯＳ電界
効果トランジスタにあつては、Ｐチャネル型の場合にソ
ース、ドレン領域は前記バイポーラトランジスタのＰ型
ベース領域と同時に形成し、そのゲート酸化膜はエミッ
タ領域形成後前記ソース、ドレイン領域間の基板表面の
酸化膜を除去し、再度５００〜２０００＾の薄い酸化膜
を熱酸化法によつて形成していた。
゛ところで、バイポーラトランジスタは電流増幅率以後
ｈＦＥと云う。
ｈＦＥと云う。
精密な制御が要求されるが上記の工程ではエミッタ拡散
後、ＭＯＳトランジスタのゲート酸化膜形成のための熱
処理が行なわれるためにｈＦＥが変動し精密な制御を行
うことが困難になる。さらに前記エミッタ領域形成時に
Ｎ型不純物の不純物源として表面に形成されるリンガラ
ス層ＰＳＧをそのまま残し表面パツシベーシヨン層とし
て利用しているが、上記工程においては該リンガラス層
がゲート酸化の前処理工程で除去される可能性があり、
この対策には煩雑な工程を必要とし作業性が悪くなる欠
点がある。しかもバイポーラトランジスタのＨＦＥが特
に低電流領域でエミッタ・ベース接合の表面状態に強く
依存するため安定な表面保護膜を必要としリンガラス層
の表面パツシベーシヨン効果がうしなわれない事が必要
である。本発明は、このような従来の方法に代えてかか
るバイポーラトランジスタとＭＯＳ電界効果トランジス
タが同一半導体基板に形成される半導体装置の製造方法
として、工程の増加を招くことなくバイポーラトランジ
スタのＨＦＥの変動を抑制し、また表面に良好な安定化
（パツシベーシヨン）皮膜を形成することができる製造
方法を提供しようとするものである。
後、ＭＯＳトランジスタのゲート酸化膜形成のための熱
処理が行なわれるためにｈＦＥが変動し精密な制御を行
うことが困難になる。さらに前記エミッタ領域形成時に
Ｎ型不純物の不純物源として表面に形成されるリンガラ
ス層ＰＳＧをそのまま残し表面パツシベーシヨン層とし
て利用しているが、上記工程においては該リンガラス層
がゲート酸化の前処理工程で除去される可能性があり、
この対策には煩雑な工程を必要とし作業性が悪くなる欠
点がある。しかもバイポーラトランジスタのＨＦＥが特
に低電流領域でエミッタ・ベース接合の表面状態に強く
依存するため安定な表面保護膜を必要としリンガラス層
の表面パツシベーシヨン効果がうしなわれない事が必要
である。本発明は、このような従来の方法に代えてかか
るバイポーラトランジスタとＭＯＳ電界効果トランジス
タが同一半導体基板に形成される半導体装置の製造方法
として、工程の増加を招くことなくバイポーラトランジ
スタのＨＦＥの変動を抑制し、また表面に良好な安定化
（パツシベーシヨン）皮膜を形成することができる製造
方法を提供しようとするものである。
このため、本発明によれば、一半導体基板にバイポーラ
トランジスタとＭＯＳ電界効果トランジスタを形成する
半導体装置の製造方法において、半導体基板にバイポー
ラトランジスタのベース領域にＭＯＳ電界効果トランジ
スタのソース領域、ドレン領域を形成する工程、次いで
前記ＭＯＳ電界効果トランジスタのゲート絶縁膜を形成
する工程、次いで、前記バイポーラトランジスタのベー
ス領域上にあつてエミツタ形成領域を囲んで半導体層を
形成すると共に前記ＭＯＳ電界効果トランジスタのゲー
ト絶縁膜上に半導体層を形成する工程、次いで前記半導
体層をマスクとしてバイポーラトランジスタのベース領
域を選択的に表出する工程、次いで、酸素を含む雰囲気
中で不純物の拡散処理を行なつて、ベース領域中にエミ
ツタ領域を形成すると共に前記半導体層に導電性を付与
し、更に該半導体層表面に安定化皮膜を形成する工程、
次いで、前記エミツタ領域とその周囲に存在する半導体
層とを接続する金属電極を含んで、バイポーラトランジ
スタ及びＭＯＳ電界効果トランジスタの各領域に金属電
極を形成する工程を有するてとを特徴とする半導体装置
の製造方法が提供される。
トランジスタとＭＯＳ電界効果トランジスタを形成する
半導体装置の製造方法において、半導体基板にバイポー
ラトランジスタのベース領域にＭＯＳ電界効果トランジ
スタのソース領域、ドレン領域を形成する工程、次いで
前記ＭＯＳ電界効果トランジスタのゲート絶縁膜を形成
する工程、次いで、前記バイポーラトランジスタのベー
ス領域上にあつてエミツタ形成領域を囲んで半導体層を
形成すると共に前記ＭＯＳ電界効果トランジスタのゲー
ト絶縁膜上に半導体層を形成する工程、次いで前記半導
体層をマスクとしてバイポーラトランジスタのベース領
域を選択的に表出する工程、次いで、酸素を含む雰囲気
中で不純物の拡散処理を行なつて、ベース領域中にエミ
ツタ領域を形成すると共に前記半導体層に導電性を付与
し、更に該半導体層表面に安定化皮膜を形成する工程、
次いで、前記エミツタ領域とその周囲に存在する半導体
層とを接続する金属電極を含んで、バイポーラトランジ
スタ及びＭＯＳ電界効果トランジスタの各領域に金属電
極を形成する工程を有するてとを特徴とする半導体装置
の製造方法が提供される。
次に本発明の実施例を、図面第１図をもつて説明する。
本発明においては、まずＰ型半導体基板に、例えば濃度
が２×１０１５？−３、厚さ１０ＣＡ程を有する半導体
基板にＮ型エピタキシヤル層が形成され該エピタキシヤ
ル層に分離領域を形成した後、素子領域にバイポーラト
ランジスタのＰ型ベース拡散領域とＭＯＳ型電界効果ト
ランジスタのＰ型ソース、ドレイン拡散領域を同時に形
成する工程までは前述の如く従来行われている方法によ
るものと変わりない。
が２×１０１５？−３、厚さ１０ＣＡ程を有する半導体
基板にＮ型エピタキシヤル層が形成され該エピタキシヤ
ル層に分離領域を形成した後、素子領域にバイポーラト
ランジスタのＰ型ベース拡散領域とＭＯＳ型電界効果ト
ランジスタのＰ型ソース、ドレイン拡散領域を同時に形
成する工程までは前述の如く従来行われている方法によ
るものと変わりない。
従つて、以下の説明並びに図面にあつては、半導体基板
、分離領域等については言及、図示しない。第１図ａ−
ｇはＮ型エピタキシヤル層内に互いに分離して形成され
るところのバイポーラトランジスタの製造工程を左側に
、またＭＯＳ型電界効果トランジスタの製造工程を右側
に示す。
、分離領域等については言及、図示しない。第１図ａ−
ｇはＮ型エピタキシヤル層内に互いに分離して形成され
るところのバイポーラトランジスタの製造工程を左側に
、またＭＯＳ型電界効果トランジスタの製造工程を右側
に示す。
本実施例においてはまずＮ型エピタキシヤル層１１表面
に通常の熱酸化法等によつて厚さ数１０００〜１０００
０ＣＸ）の二酸化シリコン膜１２を形成した後、通常の
フオト・エツチング法を適用してベース領域形成用窓並
びにソース・ドレイン領域形成用窓を形成し、該窓より
アクセプタ不純物を深さ２〔μｍ〕程に拡散導入し、ベ
ース領域１３、ソース領域１４及びドレイン領域１５を
同時に形成する。
に通常の熱酸化法等によつて厚さ数１０００〜１０００
０ＣＸ）の二酸化シリコン膜１２を形成した後、通常の
フオト・エツチング法を適用してベース領域形成用窓並
びにソース・ドレイン領域形成用窓を形成し、該窓より
アクセプタ不純物を深さ２〔μｍ〕程に拡散導入し、ベ
ース領域１３、ソース領域１４及びドレイン領域１５を
同時に形成する。
そして該ソース領域１４及びドレイン領域１５間の前記
二酸化シリコン膜１２を除去し、再酸化処理を行なつて
厚さ５００〜２０００（代）の二酸化シリコンからなる
ゲート絶縁膜１６を形成する。この状態を同図ａに示す
。次いで、前記二酸化シリコン層１２，１６の表面を
つて厚さ３０００５程の多結晶ポリシリコン層１７を形
成する。
二酸化シリコン膜１２を除去し、再酸化処理を行なつて
厚さ５００〜２０００（代）の二酸化シリコンからなる
ゲート絶縁膜１６を形成する。この状態を同図ａに示す
。次いで、前記二酸化シリコン層１２，１６の表面を
つて厚さ３０００５程の多結晶ポリシリコン層１７を形
成する。
この状態を同図ｂに示す。次いで、該ポリシリコン層１
７を、フオト・エツチング法を適用して選択的に除去し
て、前記ベース領域１３上にあつてはエミツタ領域予定
部分を囲んで、（１７′及び１７″）、並びに前記ゲー
ト絶縁膜１６上（１７″′）に残す。この状態を同図ｃ
に示す。次いで、再びフオト・エツチング法を適用して
、前記半導体層１７′及び１７″に囲まれた範囲の前記
ベース領域１３表面を覆う二酸化シリコン膜１２を選択
的に除去して開口（窓）を形成し、エミツタ領域形成予
定部分を表出する。
７を、フオト・エツチング法を適用して選択的に除去し
て、前記ベース領域１３上にあつてはエミツタ領域予定
部分を囲んで、（１７′及び１７″）、並びに前記ゲー
ト絶縁膜１６上（１７″′）に残す。この状態を同図ｃ
に示す。次いで、再びフオト・エツチング法を適用して
、前記半導体層１７′及び１７″に囲まれた範囲の前記
ベース領域１３表面を覆う二酸化シリコン膜１２を選択
的に除去して開口（窓）を形成し、エミツタ領域形成予
定部分を表出する。
この状態を同図ｄに示す。次いで、ドナー不純物である
隣（ｐ）を含むガス、例えばＰＯＣｌ３を不純物源とし
て水蒸気等の酸化雰囲気中で熱拡散を行ない、前記窓及
び前記ポリシリコン層１７′，１７″及び１７″７へ隣
を導入する。
隣（ｐ）を含むガス、例えばＰＯＣｌ３を不純物源とし
て水蒸気等の酸化雰囲気中で熱拡散を行ない、前記窓及
び前記ポリシリコン層１７′，１７″及び１７″７へ隣
を導入する。
この結果前記ベース領域１３内へは窓を通して該隣が拡
散導入され、例えば深さ１．３１０程のＮ型エミツタ領
域１３が形成されると共に、該ポリシリコン層１７，１
７″及び１７″５に導電性が付与され、該ポリシリコン
層１７′，１７″はエミツタ安定化電極の少なくとも一
部とされ得、またポリシリコン層１７″５はゲート電極
として使用可能とされる。更に当該拡散処理中において
少なくともエミツタ領域１８の表出面及びポリシリコン
層の表面が酸化され、該表面は隣を含む酸化物層あるい
は隣を含む層ガラス層１９に変換される。この状態を同
図ｅに示す。次いで、通常のフオト・エツチング法を適
用して、前記二酸化シリコン膜１２及び隣を含む酸化物
層１９に窓開けを行ないベース電極窓２０、エミツタ電
極窓２１，２２コレクタ電極窓２２ゲート電極引出し用
窓２３、ソース電極２４及びドレイン電極窓２５を形成
する。
散導入され、例えば深さ１．３１０程のＮ型エミツタ領
域１３が形成されると共に、該ポリシリコン層１７，１
７″及び１７″５に導電性が付与され、該ポリシリコン
層１７′，１７″はエミツタ安定化電極の少なくとも一
部とされ得、またポリシリコン層１７″５はゲート電極
として使用可能とされる。更に当該拡散処理中において
少なくともエミツタ領域１８の表出面及びポリシリコン
層の表面が酸化され、該表面は隣を含む酸化物層あるい
は隣を含む層ガラス層１９に変換される。この状態を同
図ｅに示す。次いで、通常のフオト・エツチング法を適
用して、前記二酸化シリコン膜１２及び隣を含む酸化物
層１９に窓開けを行ないベース電極窓２０、エミツタ電
極窓２１，２２コレクタ電極窓２２ゲート電極引出し用
窓２３、ソース電極２４及びドレイン電極窓２５を形成
する。
この状態を同図ｆに示す。しかる後、前記各電極窓内を
含む表面全体に例えばアルミニウム（Ａｌ）を厚さ１Ｃ
１ｉ）程に被着し、該アルミニウムをフオト・エツチン
グ法を適用して選択的にエツチング除去し、ベース電極
２６エミツタ電極２７、コレクタ電極２８、ゲート引出
し電極２９、ソース電極３０、ドレイン電極３１を形成
する。
含む表面全体に例えばアルミニウム（Ａｌ）を厚さ１Ｃ
１ｉ）程に被着し、該アルミニウムをフオト・エツチン
グ法を適用して選択的にエツチング除去し、ベース電極
２６エミツタ電極２７、コレクタ電極２８、ゲート引出
し電極２９、ソース電極３０、ドレイン電極３１を形成
する。
この時エミツタ電極２７の一端は、エミツターベース接
合上にあつてこれを絶縁膜を介して覆う半導体層１７′
，１７″に接続される。この状態を同図ｇに示す。以上
の製造工程により、同一半導体基板中にバイポーラトラ
ンジスタとＭＯＳ電界効果トランジスタが形成された半
導体装置が形成される。
合上にあつてこれを絶縁膜を介して覆う半導体層１７′
，１７″に接続される。この状態を同図ｇに示す。以上
の製造工程により、同一半導体基板中にバイポーラトラ
ンジスタとＭＯＳ電界効果トランジスタが形成された半
導体装置が形成される。
このような本発明においては、ＭＯＳ電界効果トランジ
スタのゲート絶縁膜を所望の膜厚に形成した後、バイポ
ーラトランジスタのエミツタ領域を形成するものであつ
て、しかもその後は加熱処理工程が存在しないため、該
バイポーラトランジスタのＨＦＥの変動を招来しない。
また該エミツタ領域の形成の際、ＭＯＳ電界効果トラン
ジスタのゲート絶縁膜は予め半導体層によつて被覆され
ているため、該ゲート絶縁膜の膜厚の変動を招かず該Ｍ
ＯＳ電界効果トランジスタの閾値電圧（Ｖｔｈ）の変動
を招来しない。
スタのゲート絶縁膜を所望の膜厚に形成した後、バイポ
ーラトランジスタのエミツタ領域を形成するものであつ
て、しかもその後は加熱処理工程が存在しないため、該
バイポーラトランジスタのＨＦＥの変動を招来しない。
また該エミツタ領域の形成の際、ＭＯＳ電界効果トラン
ジスタのゲート絶縁膜は予め半導体層によつて被覆され
ているため、該ゲート絶縁膜の膜厚の変動を招かず該Ｍ
ＯＳ電界効果トランジスタの閾値電圧（Ｖｔｈ）の変動
を招来しない。
更に前記エミツタ領域の形成の際、半導体層にも導電゛
曲が付与されるうえ、更に少なくとも該半導体層表面に
は安定化（パツシベーシヨン）皮膜が形成され、かかる
電極の形成及び安定化皮膜の形成に要する工程の増加が
防止される。しかも該安定化皮膜は、その後の工程にお
いて除去されることなく残存し、当該半導体装置の一層
の安定化を図ることができる。更に、本発明によれば、
少なくともエミツターベース接合上に絶縁膜を介して配
設された半導体層にエミツタ領域と同一電位が印加され
るため、該エミツターベース接合の表出部における電界
の集中が緩和され、当該半導体装置の安定化、高耐圧化
を更に一層行なうことができる。
曲が付与されるうえ、更に少なくとも該半導体層表面に
は安定化（パツシベーシヨン）皮膜が形成され、かかる
電極の形成及び安定化皮膜の形成に要する工程の増加が
防止される。しかも該安定化皮膜は、その後の工程にお
いて除去されることなく残存し、当該半導体装置の一層
の安定化を図ることができる。更に、本発明によれば、
少なくともエミツターベース接合上に絶縁膜を介して配
設された半導体層にエミツタ領域と同一電位が印加され
るため、該エミツターベース接合の表出部における電界
の集中が緩和され、当該半導体装置の安定化、高耐圧化
を更に一層行なうことができる。
第１図は本発明による半導体装置の製造工程を示す工程
断面図である。 同図において、１１・・・・・・エピタキシヤル層、１
２・・・・・・二酸化シリコン層、１３・・・・・・ベ
ース領域、１４・・・・・・ソース領域、１５・・・・
・・ドレイン領域、１６・・・・・・ゲート絶縁膜、１
７・・・・・・半導体装、１８・・・・・・エミツタ領
域、１９・・・・・・安定化（パツシベーシヨン）皮膜
、２０・・・・・・ベース電極窓、２１・・・・・・エ
ミツタ電極窓、２２・・・・・・コレクタ電極窓、２３
・・・・・・ゲート電極引出し用窓、２４・・・・・・
ソース電極窓、２５・・・・・・ドレイン電極窓、２６
・・・・・・ベース電極、２７・・・・・・エミツタ電
極、２８・・・・・・コレクタ電極、２９・・・・・・
ゲート引出し電極、３０・・・・・・ソース電極、３１
・・・・・・ドレイン電極。
断面図である。 同図において、１１・・・・・・エピタキシヤル層、１
２・・・・・・二酸化シリコン層、１３・・・・・・ベ
ース領域、１４・・・・・・ソース領域、１５・・・・
・・ドレイン領域、１６・・・・・・ゲート絶縁膜、１
７・・・・・・半導体装、１８・・・・・・エミツタ領
域、１９・・・・・・安定化（パツシベーシヨン）皮膜
、２０・・・・・・ベース電極窓、２１・・・・・・エ
ミツタ電極窓、２２・・・・・・コレクタ電極窓、２３
・・・・・・ゲート電極引出し用窓、２４・・・・・・
ソース電極窓、２５・・・・・・ドレイン電極窓、２６
・・・・・・ベース電極、２７・・・・・・エミツタ電
極、２８・・・・・・コレクタ電極、２９・・・・・・
ゲート引出し電極、３０・・・・・・ソース電極、３１
・・・・・・ドレイン電極。
Claims (1)
- １ 一半導体基板にバイポーラトランジスタとＭＯＳ電
界効果トランジスタを形成する半導体装置の製造方法に
おいて、半導体基板にバイポーラトランジスタのベース
領域とＭＯＳ電界効果トランジスタのソース領域、ドレ
ン領域を形成する工程、次いで前記ＭＯＳ電界効果トラ
ンジスタのゲート絶縁膜を形成する工程、次いで、前記
バイポーラトランジスタのベース領域上にあつてエミッ
タ形成領域を囲んで半導体層を形成すると共に前記ＭＯ
Ｓ電界効果トランジスタのゲート絶縁膜上に半導体層を
形成する工程、次いで前記半導体層ををマスクとしてバ
イポーラトランジスタのベース領域を選択的に表出する
工程、次いで、酸素を含む雰囲気中で不純物の拡散処理
を行なつて、ベース領域中にエミッタ領域を形成すると
共に前記半導体層に導電性を付与し、更に該半導体層表
面に安定化皮膜を形成すれ工程、次いで、前記エミッタ
領域とその周囲に存在する半導体層とを接続する金属電
極を含んで、バイポーラトランジスタ及びＭＯＳ電界効
果トランジスタの各領域に金属電極を形成する工程を有
することを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP53164813A JPS5939905B2 (ja) | 1978-12-28 | 1978-12-28 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP53164813A JPS5939905B2 (ja) | 1978-12-28 | 1978-12-28 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5591858A JPS5591858A (en) | 1980-07-11 |
| JPS5939905B2 true JPS5939905B2 (ja) | 1984-09-27 |
Family
ID=15800398
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP53164813A Expired JPS5939905B2 (ja) | 1978-12-28 | 1978-12-28 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5939905B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59138363A (ja) * | 1983-01-28 | 1984-08-08 | Hitachi Ltd | 半導体装置及びその製造方法 |
| JP2946553B2 (ja) * | 1989-09-18 | 1999-09-06 | 富士電機株式会社 | 横型ｎｐｎトランジスタを備えた半導体装置 |
-
1978
- 1978-12-28 JP JP53164813A patent/JPS5939905B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5591858A (en) | 1980-07-11 |
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